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同步资料转换器阵列的取样时脉
建立灵活、可再程式设计的时脉扩展网路

【作者: Kazim Peker/ Altug Oz】2016年11月28日 星期一

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包括从通信基础设施到量测仪器等各种应用对更高系统频宽和解析度的要求,带动了采阵列形式连接多个资料转换器的需求。设计工程师必须找到低杂讯、高精度的解决方案,以便对使用常见JESD204B串列资料转换器介面的大型阵列资料转换器进行时脉(clock)和同步。


为解决这样的系统问题,含有抖动衰减函数、内部VCO,和大量输出与许多同步管理功能的时脉产生设备,正纷纷推出市场。然而,在许多实际的应用中,资料转换器阵列中所需的时脉数量之多,超过了从单一IC元件可获得的数量。设计工程师经常只能求助于将多个时脉产生器和时脉分配元件连接在一起,因此,创造出了广泛的时脉树 (clock tree)。


本文将提供一真实的案例研究,了解如何建立一个灵活的、可再程式设计的(reprogrammable)时脉扩展网路,它不仅可维持优异的相位杂讯/抖动性能,也可以确定性控制将所需的同步资讯从时脉树的第一个设备传递到最后一个设备。


介绍

无线通讯系统从3G到4G和LTE(和5G,目前正在规范讨论中)的演变,一直都是高速资料转换和同步的关键性技术之驱动力,还有一些因素的汇合,也向上推升了蜂窝基地台中所需的资料频宽。


其中的一些主要因素是订户数量的增长、对更丰富多媒体内容的需求及采用全球蜂窝基础设施来进行机对机通信这种新应用的兴起。因此,设计工程师都正在找寻一种新的、且具有创新性的射频收发器架构,这种架构可透过采用主动式天线设计、大规模的MIMO、和先进的波束形成等技术,而有更高的通道数量。有大量输入和输出的系统就要利用到多条传输路径和需要许多的ADC和DAC元件。


有鉴于资料转换需求的规模,取样时脉产生器和同步成为重要的设计挑战。在复杂系统中,所需的时脉信号数量可以很轻易地从几个增加到几百个,如图一所示。


JESD204B标准定义了一串列资料介面,它可用来减少宽频资料转换器与其他系统IC之间资料输入/输出的数量。这种资料输入/输出数量的减少解决了高速度、高位元数资料转换器互连的问题。这种以较少的互连提供宽频资料转换器的能力简化了PCB布局,可以实现更小的外形尺寸,而不会影响到整个系统的性能。要解决大多数应用在系统大小和成本上的限制,这些改善是很重要的,这些应用包括无线基础设施、可携式仪器、军事应用,和医学上的超音波设备。



图一 : 具有时脉树的资料转换器系统
图一 : 具有时脉树的资料转换器系统

系统级的考虑事项

在具有大型资料转换器阵列的复杂系统中,因为要被处理的资料量日益增加,所以需要多条从天线到处理单元的高信杂比(signal-to-noise-ratio,SNR)之连结。从时脉的角度来看,信杂比将会受到取样​​时脉的相位杂讯限制。相位杂讯性能差,系统性能会因所产生之抖动和越来越多的误差向量幅度(error vector magnitude,EVM)而降低,因此,便会严重地降低信杂比。


一般情况下,时脉信号的品质可以抖动来说明,而这可定义成相位杂讯在所关注设置频宽(set bandwidth)上的积分。通常情况下,相位杂讯的积分上下限是数十个kHz到数十个MHz。然而,宽频杂讯也很关键,因为时脉信号杂讯基准(noise floor)高也会影响系统的信杂比。不良的取样时脉也可能含有假的信号成份,而这将会降低无杂波动态范围(spurious free dynamic range,SFDR)。最后,当考虑到如工作周期(duty cycle)和上升/下降时间等参数时,取样时脉的品质不应只界定在频率域,也应在时间域。


对取样时脉而言,这些都是基本的系统需求。然而,在大型资料转换器阵列和当不同阵列的时脉之间需要同步的时候,通道间的偏斜(skew)就变成关键性的需求了。这一类系统的性能是仰赖同步的资料阵列,因此,对不同的资料转换器之间的偏斜很敏感。


功率消耗则是另一个考虑因素。功率消耗大会降低系统的效率,提升温度,增加冷却的成本,并可能导致较高的失败率。从商业的角度来看,元件的数量和电路板的空间也很重要,应该要好好地控制。


时脉树的结构

如前所述,在大型系统中,经常会发生单一一颗时脉IC可能不会有足够的输出来驱动所有分支的情形。但是时脉树拓扑可以克服此一问题,且能够同步多个元件、设备或多个系统。如图二便是时脉树拓扑结构的方块图,请注意,时脉树中的每一层都导入了一颗延迟元件,而这是由固定的和不确定的部分所组成。


这些延迟可能会受到外部因素(像是电压和温度的变化)的影响和设备特定制程的参数变化。这些不精确累计起来之后,结果可能是ADC和DAC令人无法容忍的定时变化,它们在高频时是需要同时时控的。


在当今系统中操作所需要的高频率规定要有严格的设置和持有时间(hold time)。虽然固定的延迟可以额外的努力来补偿,但不确定的延迟则无法在系统内部补偿。所以,设计工程师的目标是,以某种方式来控制它,以便将不确定的延迟元件尽量减少或移除。



图二 : 时脉树的方块图。
图二 : 时脉树的方块图。

除了这些约束,时脉树的结构应该是灵活的,以便能依据系统的需求来增加分支的数量,以及能够很容易地控制它们。


调整时脉和尽量减少通道偏斜的一个共同目标是可确定地执行此一功能,也就是说,可在元件上重复及可在所有通电序列上重复。


在JESD204B系统中,为实现确定性延迟,就需要本地多框时脉 (local multiframe clock,LMFC)的对齐。该介面会利用子类1(SYSREF)或子类2(SYNC)的定义,要求发射和接收元件上的LMFC重设定和对齐。整个系统的不确定延迟,让LMFC的对齐要在1 LFMC期间之内完成变得更加困难。因此,前面提到的具有高精度对准的时脉树结构将有助于系统设计工程师完成LMFC的对齐。


此外,设计工程师需要确定,要能观察到每一资料转换器输入端相关于元件时脉SYSREF信号的设置和持有时间。如果该设计使用的是一个单一的时脉晶片,满足设置和持有时间是一种考虑到适当定时裕度(timing margin)的简单过程,反之,在基于简单时脉缓冲器的多元件时脉树状结构中,控制设置和持有时间就较具有挑战性。


在所建议的时脉树结构中,全部不同的层都有确定性的同步,将有助于满足所有层中所有SYSREF/元件时脉对(clock pair)的设置和持有时间之需求。此一时脉树结构可满足同步约束和将全部不同层每一资料转换器的高速元件时脉相位对齐。


时脉树的设计

如图三是一个四层时脉树的例子,其中用到了一个主时脉产生元件(HMC7044)和多个三层扇出缓冲器(HMC7043),以便为取样板建立多个同步时脉。


时脉树的根所用到是一个HMC7044,它是一颗14输出(14-output)的时脉产生器,其抖动衰减可支援JESD204B同步。 14输出缓冲器HMC7043元件则是应用在分支的每一层。这些元件都是完全相容的,且它们程式设计的特性也是非常相似,从而让它可以很容易地进行元件匹配,增加或减少时脉分配层,为系统增加灵活性。


同步可能可在时脉树每一层的每一输出之间完成。在此一系统中,可利用SPI指令,或更准确地说,使用一个同步脉冲,来对HMC7044的输出进行相位对齐。该指令将会重设HMC7044常见的SYSREF计时器,该计时器控制了所有时脉的输出分频器(divider)。


SYSREF计时器的指令会同时将所有的输出时脉分频器对齐。从同步指令到SYSREF 计时器的延迟和导通和关断时间之间的延迟已经明确定义,而这将会提供具有输出之间延迟的同步。此外,任何的输出在被程式设计后,可产生明确数目的脉冲,并将被当作系统中的SYSREF 脉冲来使用。


时脉分配元件HMC7043也包括了一个非常类似SYSREF计时器的结构。该元件利用RFSYNC信号来对齐。一个RFSYNC脉冲将启动一个如同HMC7044同步信号的同样过程,并且所有的输出将会被非常精准地同步。再一次地,这些输出可以设定成脉冲模式,而当作SYSREF脉冲来使用。


所建议的时脉树结构基本上是用SYSREF信号来作为下一层HMC7043的 RFSYNC信号,并在每一层的输出保持相位对齐。通过细心的架构设计,所有这些定时信号是确定的,从而可提供紧凑的偏斜控制。此外,每一元件都包含一种类比延迟结构,所以,任何输出偏斜之间的差别,或任何线长的不均等,都可以在来源处进行补偿。



图三 : 四层时脉树的范例
图三 : 四层时脉树的范例

对于射频系统中所使用的复杂资料转换器阵列可能会需要不同的频率,因为ADC、 DAC、FPGA、本地振荡器和混频器可在不同的频率进行时控。 HMC7044和 HMC7043两者皆有内建的分频器,以产生多种频率。此外,HMC7044所具有的双PLL结构中的整合式VCO可产生高频时脉,而不需要额外的元件。


共同通信系统中新增的复杂性是大多数的射频前端单元都是依赖序列介面来传输/接收区块,而这需要数位处理器或FPGA来将资料和时脉嵌入或去嵌入(de-embed )。这样的过程通常会产生不必要的参考时脉抖动,并要求如 HMC7044这样的大型射频时脉产生和分配元件要具备抖动衰减能力。如图四所示便是应用在资料转换器阵列中的紧凑解决方案。



图四 : 紧凑的四层时脉树解决方案
图四 : 紧凑的四层时脉树解决方案

@大標:测试结果


如图五,显示了所有输出之间的偏斜。黄色和青绿色的线路信号是第 4层输出的脉冲 SYSREF 和连续时脉信号,它们可被同步而不需要额外的延迟调整。蓝色的线路信号是来自HMC7044的连续 SYSREF 信号,并且借着使用类比延迟功能,它可与第四层输出同步。在此一例子中,其所得到的总偏斜少于16 ps。



图五 : 四层输出的时域响应。
图五 : 四层输出的时域响应。

如图六则是说明了四层时脉树的相位杂讯性能,图中也以较淡的蓝色线来显示时脉产生器的相位杂讯。在总相位杂讯中,没有高达2 MHz偏移量的退化。考虑到每一层的附加杂讯(additive noise)或附加抖动(additive jitter),杂讯基准的退化是不可避免的。 HMC7044和HMC7043具有相同的输出杂讯基准(约–154 dBc/Hz),来自所有这4个元件的杂讯会降低到–148 dBc/Hz,而这仍然是大多数系统可接受的水准。


在2457.6 Mhz从12 kHz 到 20 MHz的整体杂讯计算出52.7 fs 的抖动 rms,就HMC7044 的输出而言,只有几个fs rms的退化。在几乎所有的实际系统中,这种退化是可以忍受的,然而,如果它是不能容忍的,最后阶段可能会用HMC7044 来替换,而不是HMC7043,它将会衰减时脉树本身中任何的累积抖动。



图六 : 四层输出的频率域响应。
图六 : 四层输出的频率域响应。

如前所述,在使用大量资料转换器的系统中,功率消耗成为最关键的问题之一。这种时脉树在功率消耗的一个关键因素是所使用信号的类型。 HMC7044和HMC7043的输出信号模式将可由彼此独立的软体控制来改变,而这就给出了在功耗和驱动力强度对频率之间的权衡选项。一般的准则是,在低频率时可用LVDS,而获得低功耗,反之在高频率时,LVPECL和CML则可提供最佳的性能。


结论

本文所讨论的内容可应用到许多采用分配式大型资料转换器阵列的不同系统,从无线基础设施、军事雷达到测试和测量系统,全都适用。根据目前多个射频输入/输出介面的趋势,最近的5G通信系统建议了一些更高频率和更高频宽调变方案,而这将会强迫增加资料转换路径的数量。


此外,在一些最近5G架构的建议中,相控阵列天线是一广为大家所讨论的技术,因为它被认为是一种可以节省电源和增加输出容量的方法。而广泛部署在军事通信系统中的相控阵列技术不仅需要数量大的时脉,还需要这些时脉的精确同步。


大型资料转换器阵列的另一个重要使用案例是测试和测量系统,在这样的系统中,大量的资料要以高取样速率来截取,如此才能将杂讯尽量减到最小,并同时进行处理。这些系统也需要大量的同步时脉。同样地,在先进的医学成像系统中,资料处理输送量也很高,需要并行资料截取路径的同步作业。


如本文所说明的,IC设计公司都在竞相推出具有创意和实用的解决方案来实现这些先进的设计。如HMC7044和HMC704元件在开发时都已把系统的挑战纳入考量,并以建立高性能和灵活的时脉树为目标,同时还要让整个时脉扩展的多个层都可保持确定的相位精确度。


(本文作者为亚德诺半导体射频和微波事业群应用工程师及首席设计工程师)


**刊头图片 (Source:ATREG)


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