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电路设计方法 – 低电压正发射极耦合逻辑 (LVPECL) 终端
 

【作者: Phillip Wissell】2014年02月25日 星期二

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简介

低电压正发射极耦合逻辑(LVPECL) 是一种既定的高频差动讯号标准,此标准最早可回溯至1970 年代以及更早的时期,当时高速IC 技术仅局限于NPN 电晶体而已,由于仅能实现主动上拉,因此外部元件必须被动地将输出下拉。对于直流电(DC)耦合低电压正发射极耦合逻辑而言,这些外部元件不仅将输出驱动器偏置至导通状态,也终止了相关差动传输线。然而,对于首次使用 LVPECL 的使用者而言,在完成输出级的设计时,此种可实现两种需求的电路设计弹性,可能会是令他们混淆的来源。他们往往面临到一系列的终端选项,并且没有可据以做出选择的基础。


本文旨在透过系统化的方式来进行拓扑,以及做出元件规格值的选择,将会以输出驱动器的架构以及标准的供电电压减2 伏特(VCC-2V) 的偏压及终端线路来做为开端。这种终端的特性与限制将会被深入的讨论,而且使用较少元件及较低功耗的替代线路 T 与 PI 终端,将会在此进行介绍及说明其特点。除此之外,有着内部终端的时脉接收器之使用,以及偏压电组的选择,以及供交流电终端所用之耦合电容,也都会在此一并讨论。


LVPECL 驱动器

简化的 LVPECL 闸通常是与开路发射极 (open emitter) 驱动器一起执行,如图一所示。



图一 : 开路发射极 (Open Emitter) LVPECL 驱动器的等效原理图
图一 : 开路发射极 (Open Emitter) LVPECL 驱动器的等效原理图

在图一中,可以明显注意到三件事:


1) 输出电晶体并没有打开;因此这个驱动器将不会产生输出。


a. 为了让Q和Q切换,每一个都必须以直流电路径至接地的方式来载入。


b. 假如输出未被使用,则 Q 以及 nQ 引脚可以浮接,以确保输出是被关闭、并将功耗最小化及降低杂讯。


2) Q 以及 nQ 的发射极电流是由所选择的外部下拉电阻所决定。这些不同规格值的电阻是根据不同的输出电压 (VCCO)、消耗功率以及 p-p 信号摆动 (signal swing) 而进行调整。


3) 输出电压 (VCCO) = 供电电压 (VCC);不同于低电压互补金属氧化物半导体 (LVCMOS),VCCO 不可以低于 VCC,来迁就时脉接受器使用不同的供应电压。举例而言,VCC = 3.3V 以及 VCCO = 2.5V 将会导致输出电晶体达到饱和,而大幅度地减少切换时间。


差动输出的LVPECL 驱动器能够在十亿赫兹 (gigahertz) 的频率下运作,该状况是需要相关联的低电压正发射极耦合逻辑接收器透过适当的传输线来与驱动器连接。电路设计人员可以在元件布局的容易度,以及功率相对于效能的考量间来做取舍,以选择终端,但是需透过包括导线长度与导通孔在内的模拟,去验证信号的完整性。


直流耦合的低电压正发射极耦合逻辑 (LVPECL) 终端

标准式终端

下方图二所显示的就是标准式直流电耦合的LVPECL 终端。参考图一,额定的VTT 电压是将克希荷夫电压定律(Kirchoff's Voltage Law)应用至电路设定而成,此电路包含VCC (=VCCO)、R1、Q4 及Rterm 的Vbe,而这时Q4 是在低电平逻辑(logic low level) ,以及它的发射电流为2 毫安培。 VTT是一个支路电压 (voltage branch),它被加在终端电阻的共同节点上,可同时满克希荷夫电压定律 (KVL) 及确保 VTT 电压追踪 VCC 与 VCCO 。VTT 的好处在于驱动器的输出电流不会因为电源供应器电压的变动而受到影响。这对于低电晶体逻辑 (logic low transistor) 电路而言是特别重要的,可以让它保持在截止区 (cutoff) 之外,进而​​维持元件的切换速度。这个终端线路的明显缺点则在于它需要一个参照于 VCCO的 -2 伏特稳压器。



图二 : 标准LVPECL 终端
图二 : 标准LVPECL 终端

戴维宁(Thevenin) 等效终端

在实际应用上,VTT 所供应的电压,经常被下方图三中的终端所消除,在该终端中,每一个输出的VTT 电压与50 欧姆的终端电阻,皆由两个电阻偏压串(resistor bias strings) 的戴维宁等效电路所同时实现。 Q 与 nQ 单独分开的终端,可以让 Q 与 nQ 在无耦合的传输线上,有着被路由至不同单端负载 (single ended loads) 的选项。


图三 : 3.3V 以及 2.5V 的戴维宁 (Thevinin) 等效LVPECL 终端
图三 : 3.3V 以及 2.5V 的戴维宁 (Thevinin) 等效LVPECL 终端

戴维宁 (Thevenin) 终端有五个缺点:


1) 偏压串(bias string) 除了输出驱动器发射极电流之外,还会产生自己本身的功率代价(power penalty),这个功率代价在3.3 伏特的供应电压时,每个输出对(output pair)大约是80 毫瓦。


2) 在终端并无余裕可适应 VCCO、温度以及元件制程上的变化。


3) VCCO 上的变异部分,会被偏置电压分压器(bias voltage divider) 前馈(fed forward) 至戴维宁(Thevinin) 等效VTT 电压上; VCCO=3.3 伏特时,是39% ; VCCO= 2.5 伏特时,是20%。因此,特别是对于低输出逻辑电路而言,发射极电流的控制不如同标准 VTT 终端那般有效率。


4) 对于差动终端 (differential termination) 而言,真正需要的仅有三颗电阻,即可实现一个 VTT 电压,以及两个 50 欧姆的终端阻抗。


5) 对于每一个Q 与nQ 信号而言,连结至时脉接收器端点上的两颗电阻,会因为在单一电阻上产生额外的寄生电容,而增加了线路布局的复杂度以及效能损失( performance penalt)。


PI 型与 T 型分流终端

若要避开坏减少戴维宁终端的缺点,可以使用如图四所示、由 PI 型(也称为 Delta 型)或是 T 型(也称为 Y 型)的电阻线路所组成的耦合传输线。 PI 型线路的共模阻抗是 Rbias/2, T 型线路则是 Zo/2+RTT。供给PI 型线路之耦合传输线的终端阻抗是 Zdiff,它等于 2*Zo;而供给T 型线路的则直接是 2*Zo。跨越 RTT 的共模电压,由于类似于 VTT=VCC-2.0V 而被命名为 VTT。



图四 : T 型与 PI 型LVPECL 终端线路
图四 : T 型与 PI 型LVPECL 终端线路

这两种电路可解决戴维宁终端的缺点,如下所述:


1. 由于其终端是由驱动器电流所直接供电,因此可消除戴维宁偏压串的功率代价。


2. 这个共模阻抗,以及因此而产生的负回馈,可以依据下表一所显示之VCCO、温度以及元件制程情况的不同,而予以调节,来平衡驱动器的电流。


3. 这种 PI 型以及 T 型线路透过共模电流的回馈,可以对发射极电流有着较好的控制。以RTT = 50 欧姆以及VCCO = 3.3 伏特的T 型线路为例,从VCCO 到VTT 节点的共模回馈为66% (事实上,因为是在输出电晶体的不同运作点,因此会稍微差了一些),这相较于标准式终端的前馈路径高了60%。然而介于这两种终端之间的差异性,起初似乎并不显著,而当低电晶体逻辑电路的50 欧姆发射极电阻出现小幅电压下降时,它就会变得显著。


4. 在最低条件下,仅需要三颗电阻即可偏置这两个输出并且终止传输线。对每一个线路而言,Q 以及 nQ 传输线必须耦合在一起,因为每一个线路都实现了一个分流终端。


5. 在这种LVPECL 接收器的每一个输入终端上,仅需要放置一个电阻端点,以及因此而产生的相关寄生电容即可。


表一、显示出 PI 型与 T 型终端的共模偏压电组是如何被调节以适应 VCCO 与元件制程中的变异。 IDT 853S006 被视为代表性元件,该元件的LVPECL 输出的特点,在于能在整个工业温度范围内提供最大与最小的逻辑 0 与 逻辑 1 电压。针对三种情况进行计算;额定 VCCO 电压;极端状况下的 -5% VCCO 与整个制程及温度范围内的最小共模输出电压;以及适中状况下仅 -5% VCCO。



表一 : 输出晶体管电流 vs. T 型与 PI 型终端的偏压电阻
表一 : 输出晶体管电流 vs. T 型与 PI 型终端的偏压电阻

在期望的切换速度下,低电平逻辑电路的最小偏压电流会相对应减少,来补偿在两种 -5% VCCO 状况下逐渐降低的机率。随着发射极电压所带来的变化越来越大,偏压电阻必须减少来适应输出电晶体发射极电压的逐渐降低。减少偏压电阻时,也会增加平均的偏压电流。要应付这样的情况,不出所料就是得减少最小的 Ibias、降低平均的偏压电流。比较 2.5 伏特的 VCCO 偏压电流与额定及 -5% 状况,很明显就能看到这种效果。


差动对 (differential pair) 的平均偏压电流,是根据每个情况使用的 VCCO 计算而来。在所有情况中,当 VCCO 是 +5% 时,偏压电流将会增加。设计人员应该根据情况条件,选择能最佳因应其应用误差的电阻值。


PI 型终端与耦合传输线

当你将图四中的 PI 型线路与耦合传输线合并时,Zdiff 会被终止于 Zdiff 的耦合传输线等效阻抗所取代。这样的布局保留了使用 Rbias 来独立设定 Q 与 nQ 偏压电流,以及每个接收器端点仅需要一个寄生电阻即可的优势。下方图五显示具体的 PI 型线路。


若是将多重LVPECL 信号终止于球闸阵列封装 (BGA) 此类单一封装电路板上,针对这种布局,这种终端是最有利的方式。事实上,这样的优势就如同接收器是由低电压差动讯号 (LVDS) 所提供一般。 Q 与 nQ 输出在每个传输线上仅有一个 Rbias 电阻,如此一来可使其容易被布局与LVPECL 驱动器在电路板上的同一侧,因此可以提供显著的信号整合优势。


在某些元件中,LVPECL 在输入阶段,以共模封装 (tap) 整合了 50 欧姆的差动终端电阻,并引出至封装引脚,这通常会标示为 VT。当执行 PI 型终端时,VT 端点是浮动的。


图五 : 3.3 伏特与 2.5 伏特的外部 PI 型终端
图五 : 3.3 伏特与 2.5 伏特的外部 PI 型终端

T 型终端与耦合传输线

当你将图四中的 T 型线路与耦合传输线合并时,整个 T 型线路是被布局在耦合传输线的LVPECL 接收器那端。这时每个接收器端点仅需一个寄生电阻,而且与RTT 关联的寄生电容,因为它是位于VTT 共模节点,因此并不会影响到差模(differential mode) 信号的完整性,于是T 型终端成为大型扇出的LVPECL 元件的首选,举例而言,在时脉接收器中,一个1:22 的扇出缓冲可能很难容纳PI 型终端所有的下拉偏压电阻。


下方图六显示特定形式的 T 型线路。对于一个整合了 50 欧姆的差动终端电阻以及共模 VT 封装的LVPECL 元件而言,这些范例所显示的 VT 引脚,是穿过外部的 RTT 电阻而拉到接地点。


图六 : 3.3 伏特与 2.5 伏特的外部 T 型终端
图六 : 3.3 伏特与 2.5 伏特的外部 T 型终端

交流电耦合终端的低电压正发射极耦合逻辑 (LVPECL) 偏压

通常LVPECL的时脉驱动器,必须与具有不同切换临界电压(switching threshold voltage) 的各种逻辑电路系列接收器,以交流电耦合在一起,这个LVPECL的输出必须仍然是偏压直流电,但是阻挡电容(blocking capacitors ) 的使用,会在它的共模范围内加上所需求的条件来偏置接收器,并且在LVPECL 的接收器上提供传输线终端阻抗。在图七中所显示的是仅供给LVPECL 驱动器的一般外部配置。



图七 : 交流电耦合负载的一般LVPECL 驱动器偏压
图七 : 交流电耦合负载的一般LVPECL 驱动器偏压

表一提供Rbias 电阻的规格值;该表数据是根据将输出电晶体发射极电流设定在切换临界值上所计算而得到的。 Cc 的规格值是根据时脉的频率以及时脉频率上的阻抗大小所计算而得。


耦合电容的选择是根据该上限被允许导入至信号路径中的寄生电抗 (parasitic reactance) 数量而定。为了计算


表二(显示在下方)关联标准的上限值,以及它们相对应的频率范围,这个最大的阻抗是任意设定于 0.2 欧姆。



表二 : 标准的耦合上限值 vs. 频率频率
表二 : 标准的耦合上限值 vs. 频率频率

结论

LVPECL 是一项较老旧的技术,它可回溯至当半导体制程尚未成熟至高效能 P 型元件可以与高效能 N 型元件一起制造的年代。因此之故,P 型元件的角色必须以外部的被动元件来处理。这项条件被运用在LVPECL 上,而且也藉由将被动式下拉功能的角色与传输线终端合并,来运用在LVPECL 的前身,亦即发射极耦合逻辑 (ECL) 上。


设计人员通常难以设计出合适的LVPECL 终端,这是因为在完成输出级设计时,他们一般不会去检视终端的角色。之所以从电路角度来呈现LVPECL 终端,其目的在于展现这些重要因素,包括输出电晶体电流、最小化零件数量及功率等,对于LVPECL 终端的拓扑以及一般终端的零件数值而言是多么重要。现代的半导体制程已可生产高效能 P 型元件,所实现的电路是接地参考差动信号系列,例如主时脉信令等级 (HCSL) 以及低电压差动讯号 (LVDS)。这些系列可完全消除 对于VTT 的需求。


作者:Philip Russell

职称:资深应用工程师


Integrated Device Technology 公司


时序暨同步化部门


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