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40奈米制程逻辑组件的开发与实践
Altera挑战芯片处理新效能

【作者: Altera Corp.】2008年07月31日 星期四

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40-nm制程技术的象征意义

40-nm制程提供了比以往的制程节点更为明确的效益,像是65-nm节点与更接近的45-nm节点。其中一个最吸引人的效益便是高度整合,可以让半导体制造商在更小的实体空间中装入更多的功能,这种形式的密度提升已有实际成果,在国际电子组件会议(IEDM)的活动中曾经有所报导,一些领先的半导体制造商展现出它们在制程技术上所努力的成果,基准评测的量测方式是依据SRAM的晶格尺寸,在表一中显示了以往在IEDM会议中针对最近的制程节点所报导的晶格尺寸(列表中是按照45-nm制程所增加的晶格尺寸依序排列),如表中所描述,制程的增进可以让半导体制造商在较少的面积中提供更具效益的更多功能。



《表一 在65与45-nm制程节点中所报导的最小SRAM晶格尺寸(1) 》 - BigPic:930x379
《表一 在65与45-nm制程节点中所报导的最小SRAM晶格尺寸(1) 》 - BigPic:930x379

<数据源:真实世界科技,「在IEDM 2007中的制程技术进展」>


积体更小 效能越高

40-nm制程也可在效能上提供明显的效益,40 nm制程的最小晶体管闸极长度约比65 nm制程的闸极长度缩短38.5%,也比45-nm制程的闸极长度还要缩短11%,相对地在40 nm制程中会因为有较低的阻抗而使其产生更强的驱动力,转换成具有更高效能的晶体管。


Altera公司使用了应变硅技术来更进一步获得更多效能。举例来说,Altera的组件透过在NMOS晶体管中穿过覆盖层的扩张应变中取得效益,且针对在PMOS晶体管透过在源极与漏极中嵌入硅锗来获得压缩应变(图一),这些应变硅技术可以增进电子与电洞的流动性高达30%,且让晶体管的效能可以提高40%。


《图一 在40 nm制程中的应变硅技术可以产生更高效能的晶体管》
《图一 在40 nm制程中的应变硅技术可以产生更高效能的晶体管》

降低作业功耗

虽然增加密度与效能是极具价值的效益,但是功率消耗则是对现今系统开发者的另一个紧迫设计考虑,40-nm节点制程在此也展现出效益。更小的制程几何条件可以缩减会造成动态功率消耗提升的寄生电容,特别是台积电的40-nm制程技术可提供比它的45-nm制程技术降低高达15%的运作功率消耗。


可惜的是当缩减制程的几何条件时,也将会提升待机功率,若不采取有效的步骤来进行缩减,将会令人无法接受。想要解决这些与其他一些会增加功率消耗的问题,Altera公司采取了积极的作法来在它的40-nm组件中同时降低运作与待机功率。


解决关键的系统设计需求

进展到40-nm节点将可得到摩尔定律在增进密度与效能中所预期的效益,运用些制程所带来的效益并结合创新的组件架构,将可提供业界最大、最高效能的订制逻辑组件。以Altera的产品来说,Stratix IV FPGA与HardCopy IV ASIC可提供超过65万个逻辑单元(LE)与1300万个ASIC闸。在效能方面,该公司的40-nm组件产品系列可以提供超过600-MHz的逻辑效能,且收发器效能可以达到8.5 Gbps,并可维持高达1.6 Gbps的LVDS I/O效能与高达1066 Mbps的单端I/O效能,且全部不需在讯号完整性有任何的妥协。


受到当前朝向精简的外型、可移植性与功率效益的趋势影响,推动了较低功率消耗的需求,产品系统需要思考该如何大幅地达到更薄与更小的外型,必须限制气流的流动方式,以及散热器的尺寸与其他热量管理的解决方案。此外,电源零组件的运作成本已经是许多应用中的最重要考虑,必须让低功率消耗成为极具竞争力的优势,或成为许多项目的必要需求。这些设计目标的转移,将造成功率消耗成为系统零组件的第一优先选择标准。


工作与待机的低功耗设计挑战

FPGA供货商的组件在电路板功能性上占有越来越多的数量,其重要性也越来越高,在许多的项目中甚至扩展为系统的核心,因此也面对在管理功率消耗上日增的挑战,想要平衡更高效能所需面对将会产生更高功率消耗的问题,将需要付出极大的努力。


在次微米几何条件下,半导体的功率消耗是关键的议题,因为在升级到更先进制程时,静态功率将会大幅地增加。更小的实体距离让电流更容易泄漏,漏极至源极泄漏与闸极泄漏两者将各自与信道长度与闸极氧化层厚度呈反比,且当这些长度与厚度降低时,泄漏电流将会巨幅地增加,请参见(图二)。



《图二 具有泄漏电源来源的晶体管》
《图二 具有泄漏电源来源的晶体管》

更小制程产生更大泄漏现象

源极至漏极泄漏也被称为次临界泄漏,是泄漏的主要形式,就算当晶体管的闸极关闭时,此时的电流仍会从源极流向晶体管的漏极,当晶体管越来越小,便越来越难以避免会从流动中产生这种电流,因此更小的40-nm晶体管的源极至闸极泄漏电流将会比较大制程上的晶体管有更大幅度泄漏的倾向,所有的其他参数也将会有相同的现象。


晶体管的临界电压(Vt)也会影响到源极至漏极泄漏的量,晶体管的Vt是源极与漏极之间的信道引导电流的电压值,小型、高速的晶体管需要较低的Vt,以便能够透过闸极控制来维持晶体管的打开与关闭的速度,但是因为晶体管信道无法完全地关闭,因此这种泄漏现象便会升高。另一个议题是闸极氧化层的厚度,伴随着材质?杂在一起而影响到Vt值。较薄的闸极氧化层可让晶体管的开与关的切换变得更快,但是它也会从闸极穿透氧化层到基底层导致泄漏变得更大,随着制程几何条件降低所造成的闸极长度变得更小,这些源极泄漏电流也可能会随之增加,参见(图三)所示。



《图三 在较小的制程几何条件下,静态功率浪费会随之大幅地增加》
《图三 在较小的制程几何条件下,静态功率浪费会随之大幅地增加》

优化组件架构设计做调节

Altera公司使用了五种方法来降低泄漏电流,如表二所描述,这些方法都会对效能造成冲击,将会大幅度地减缓晶体管的速度。然而,该公司在晶体管层级以较低的功率来交换效能的作法上做了明智的抉择,可维持组件的整体效能。透过分析目标组件架构的整体电路路径,该公司的IC设计师可以分辨出哪里最适合被套用为高效能晶体管,哪边可以套用为较低效能的晶体管,以便用于降低泄漏现象。采用了这种方式之后,40-nm制程可以提供Altera公司的IC设计师一个平台,以达到最大程度地控制与调整空间,以同时达到最高的效能目标与最积极的功率消耗目的。



《表二 Altera用以降低泄漏电流的技术》 - BigPic:926x241
《表二 Altera用以降低泄漏电流的技术》 - BigPic:926x241

除了以上所描述的五种方法外,也采用了独特的可编程功率技术来降低静态功率,这是内建在Stratix IV组件内的专利功能,可让Quartus II开发软件依据设计在效能与功率上的抉择需求,变更晶体管的Vt值。(图四)显示了非常高层次的可编程功率技术的实行方式,Quartus II软件会分析用户的FPGA设计,依据时序导向的编排方式,来选择在逻辑数组中的哪些晶体管应该处于高速模式,而哪些晶体管则该处于低功率模式。透过变更穿透后偏压的晶体管Vt值,在非时序关键路径上的晶体管将会有较少泄漏(增加Vt值),因此可提供较低的功率,但在需要之处仍继续维持高效能。



《图四 可编程功率技术(1) 透过可编程的晶体管后偏压调整,允许能够在功率/效能之间做抉择》
《图四 可编程功率技术(1) 透过可编程的晶体管后偏压调整,允许能够在功率/效能之间做抉择》

备注:


(1) 本图是经过非常简化的可编程功率技术的「模型」,实际的实行方式将有所差异,且这是专利的技术。


降低核心电压

为了减少组件的动态功率消耗,Altera公司也从用于先前产品系列的1.1V核心电压,在40-nm组件中使用较低的0.9V核心电压。透过按照比例的方式将晶体管的功率消耗切换到V2C(其中的C是指电容),因此所降低的供应电压将造成动态功率几乎成二次方的倍率降低。


较低的核心电压也会影响到晶体管的效能,但是该公司再一次运用了40-nm节点制程的较高效能,以便在组件层级维持高效能。如同先前所述,相较于先前的节点制程,Altera在40-nm节点制程上的晶体管上达到了更高的驱动力,且它的IC设计师可以针对较低的功率消耗来抉择这个驱动力。


动态OCT降低运作功耗

此外,Altera公司让它的收发器中的个别传输器与接收器信道的功率降低,可以提供更进一步的功率消耗降低。Altera Stratix IV FPGA透过提供动态的芯片内断路器(OCT),也降低了运作时的功率消耗,有了动态OCT,在Altera组件中的断路电阻器可以依据需求来打开或关闭,当在内存读取/写入周期时关闭断路电阻器,可以在其间消除压降,用一个72位接口来降低高达1.2瓦的功率消耗。


整体来说, Stratix IV FPGA对于功率降低在制造上做了相当大的努力,相较于65-nm Stratix III FPGA的近似设计,在实行时平均可达到30%的整体(待机+动态)功率消耗降低。


提升良率 量产出货

达成首款40-nm FPGA的推出是极具象征意义的事件,但是Altera公司还有更远的目标要达成,包括维持高质量与稳定的出货,这个方向已经在先前的制程节点产品中得到验证。在经过这次的努力后,该公司藉由健全的开发执行能力,已经有良好的成功模式,包括健全的测试芯片计划、严苛的组件出货检查程序,以及独特的优势来增进生产的良率。所有的这些作法,都是透过晶圆代工合作伙伴-台积电的增强与支持来达成。


在40-nm节点制程下,台积电在浸润式微影技术方面是领导者,其制程结合了具有清澈透明的微影镜片,以保存更高分辨率的光线,能够制造更小、更密集封装的组件。浸润式微影技术是主要半导体公司在45-nm节点与以下制程所开发的精选制程,且一般均认为这将会是32-nm节点制程不可或缺的技术。


为了与台积电配合,Altera公司主动地维持了十几组共同制程开发小组,以解决所有的制程开发上的议题,包括功率/效能、建模、测试芯片计划、内存、可靠度、复晶硅熔线、DFM、射频/模拟、ESD与封装。每个小组结合了两家公司共同议定的沟通管道与领导者,以确保能够明确地整合与各式各样的后续工作。


独特的备用科技以增进组件的良率

Altera的可编程逻辑组件还运用了具有专利的备用科技技术,备用科技是增进组件良率与组件可用性的有效模式,该公司采用透过嵌入额外的、或称「备用」的电路晶柱到FPGA中的技术,如果电路晶柱侦测到制造上的缺陷,它便会被解除启用,然后备用的晶柱便会透过使用电子熔丝方式来加以启用。这个技术可以拯救晶粒,并可藉此提升硅晶圆的整体良率。


备用技术对大型的晶粒来说非常有效率,因为其对缺陷非常有效,特别在制程的早期阶段或是组件产品寿命的初期,额外的备用晶柱对大型晶粒组件制程可增进高达八倍的良率。采用这种方式,备用技术将可在制程的生命周期的初期对良率有大幅的增进,对于成本的降低将更为快速,并增进整体的可用性。随着制程越来越成熟,缺陷密度的问题也有所改善,备用技术仍然持续扮演重要的角色,让Altera能够长期地达成大幅度的良率增进(参见图五)。整体来说,备用技术在生产力上扮演着主要的角色,以便让它的产品达到量产质量的状态,将可比其他的可编程逻辑供货商更快速地达到稳定的大量生产,特别是在高密度的产品上将更具效益。


《图五 备用技术可在产品的生命周期期间提供更高的良率》
《图五 备用技术可在产品的生命周期期间提供更高的良率》

结论

备用技术可在产品的生命周期期间提供更高的良率


40-nm制程带来新的设计挑战,与随之带来较高错误率仍需要被解决,且每一个世代的光罩成本约会成长50%,40-nm节点的运作费用也高达300万美元。同样重要地,设计上所付出的成本也在提高,因为闸极数量与芯片的复杂度也在增加,且比光罩成本的成长速度还要更快,对大家来说,这些都让40-nm设计的障碍过高,能够支付这些成本的企业组织数量也大幅缩减。


然而,Altera的商业模式让它可以使用最先进的半导体制程,让它可以面对沉重的投资需求来开发产品,并让它们可以在市面上供货。因此,业者将可以获得最先进的订制逻辑产品所带来的功能、效能、密度与功率消耗,解决当今系统设计师最迫切的需求。


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