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监往知来 洞察不同应用领域的DRAM架构(下)
 

【作者: imec】2020年08月13日 星期四

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作为常见的电脑主记忆体,动态随机存取记忆体(DRAM)现已发展出多元的标准,本文上篇已回顾了各种DRAM的特色,下篇则将进一步探讨3D结构发展下的DRAM类型,并分享爱美科的DRAM发展途径。


动态随机存取记忆体(dynamic random access memory;DRAM)的类型多元,包含本文上篇所提到的常规DDR、LPDDR、GDDR等,然而上述DRAM发展之时并没有3D革命。


藉由3D技术我们这里指的是运用矽穿孔(through-silicon-vias;TSVs),也就是晶片内部的垂直内连导线,这些导线能透过晶片之间的微凸块(microbump)互连。运用多条尺寸极小的垂直内连导线,两个相互堆叠的晶片就可能可以进行资料传输,这使得全新的晶片设计和架构成为可能。


那我们就来看看先前讨论的DRAM种类,他们有哪些3D架构的对应版本吧!最有名的就是高频宽记忆体(high bandwidth memory;HMB),它也是GDDR的3D对应版;而混合记忆体立方体(hybrid memory cube;HMC)则由美光开发,是计画要用於类似通用DDR应用的3D DRAM版本,但在2018年被取消了。Wide I/O记忆体则是三星所推动的一个国际固态技术协会(JEDEC)标准,作为系统单晶片(SoC)内LPDDR记忆体的3D对照版,但我们还未听过任何的实际应用。


3D革命

HBM

HBM和GDDR多有雷同,它也与GPU紧密整合,而且也不放在GPU上方,毕竟我们还需要大量电容并将晶片降温。那麽HBM差在哪?


首先,HBM在PCB板的位置并不在GPU旁边,而是在连接GPU与晶片的中介层(interposer)上。目前,通常使用的是被动式矽中介层,亦即一大片不含任何主动元件的矽晶片,只有内连导线。


这种中介层的优点是能在上面布建更多平行导线,而不会耗费大量功率。因此,一个极宽的汇流排诞生了,以往这在PCB上是不可能实现的。然而,虽然这种中介层相当容易制造,但毕竟还是一大块矽晶片,因此成本也较高。


再者,记忆体晶片可以相互堆叠,使得晶片在垂直面上能实现小面积仍具备高电容。这些晶片具有大量的矽穿孔,连结记忆体堆内的各个晶片,以及其底部的逻辑晶片。而该逻辑晶片也会连结到中介层上的宽汇流排,使得记忆体晶片和GPU之间具备高频宽。事实上,该汇流排宽度充足,所以记忆体晶片的I/O时脉可以降至低频。而降频加上连接至GPU的导线长度极短,这两个特点就能在使用HBM时将每位元的能耗大幅降低(大约三倍)。



图一 : GDDR5和HBM的比较。(source:graphicscardhub.com)
图一 : GDDR5和HBM的比较。(source:graphicscardhub.com)

图二 : HBM的晶片垂直面示意图(source:widipedia.org)
图二 : HBM的晶片垂直面示意图(source:widipedia.org)

下表显示了不同代HBM的重点规格。目前来说,HBM2仍在供应中。有趣的是,三星去(2019)年发布了新款HBM2e记忆体,该产品跳脱常见规格,单位晶片具备更高电容(16Gb),并进一步提高资料传输率至每堆叠410GB/s。



图三 : 各代HBM的规格比较表。
图三 : 各代HBM的规格比较表。

HMC

尽管美光不再努力开发HMC标准,我们还是想要稍微介绍一下。HMC是常规DDR记忆体的3D版,特别锁定用在未来的伺服器上,虽然这个看法以往在业界并不总是很明确。HBM聚焦在频宽上,因此需要进行高度整合,牺牲电容和晶片扩展性。这就是所谓的「近记忆体(near memory)」。


HMC的重点则在电容,以及将更多记忆体堆轻松整合至伺服器内,就像运用闲置??槽来将更多DDR记忆体安装至主机板一样。这种方式能提供松弛整合,满足整体系统记忆体要实现高电容的需求。而这通常被称作「远记忆体(far memory)」。



图四 : 近记忆体与远记忆体的比较。(source:eejournal.com)
图四 : 近记忆体与远记忆体的比较。(source:eejournal.com)

除了这点雷同之外,HMC是与DDR最不相同的记忆体标准,差异比其他任何在本文提到的标准都还大。HMC不使用DDR的汇流排传输方式,而是使用记忆体封包,这些封包以高速SerDes链接在处理器与记忆体立方体之间传递。如此就可能形成菊链立方体,以有限的内连导线达到更高电容。


此外,记忆体控制器完全整合在每个立方体的底座晶片,而不像DDR把控制器放在CPU晶片上,也不像HBM那样分置在GPU和记忆体堆上。



图五 : 比较HMC与HBM结构的示意图(source:eejournal.com)
图五 : 比较HMC与HBM结构的示意图(source:eejournal.com)

Wide I/O

Wide I/O是LPDDR记忆体的3D对应版本,优先采用极端的整合方式来实现可能的最低功耗。这类记忆体应该要直接整合在SoC上方,透过矽穿孔直接连至CPU晶片。如此就能将内连导线变得极短,其所需功耗是所有标准中最低的。


此外,Wide I/O还可能具备极宽的汇流排,端视矽穿孔的密度与尺寸而定。然而,这种极端的整合也要求在SoC内导入矽穿孔,这就会占去大片宝贵的逻辑晶片面积,因此成本极为高昂。这大概也是为什麽我们还未见过任何采用该技术的商用产品。或许有趣的是,第一代Wide I/O标准采用了软体定义无线电(SDR)介面,但第二代标准改用DDR介面。


总结各类DRAM的特点

我们已经呈现了不同DRAM类型在设计本质上曾做出或将来会做出的一些必要取舍。每种标准最终都采用相同的概念来改善每一代版本的频宽,相关技术例如包含更大的预取缓冲区、记忆体分组、通道分裂、差分时脉、指令汇流排优化,以及更新优化(refresh optimization)。


不同标准不过是拥有各自的发展重点,不论是聚焦电容和弹性整合(DDR和HMC),或最低功耗(LPDDR和Wide I/O),还是最高频宽(GDDR和HBM)。看到3D技术带给这几个目标市场的优势,其实颇富趣味。


将记忆体进行紧密的3D整合,是能提升频宽的有效方式,但基本上还是会限制电容。首先,放在靠近运算单元的记忆体堆是有数量限制的,再者,每一堆叠能容纳的记忆体晶片数量也有限。


未来我们也将会明白,单一DRAM晶片的储存格数已经逼近极限了。随着各式应用对资料量的需求增长,在面对记忆体与处理器之间出现频宽落差的「记忆体墙(memory wall)」问题时,记忆体密度也成为一个更重要的考量点。


DRAM的未来展??:爱美科观点

为了将DRAM技术推升至其最终极限,并解决记忆体墙的技术问题,爱美科探索了两条可能的发展道路。这两条发展途径采用了完全迥异的技术,将需要全新的架构标准来促使下一代DRAM记忆体的诞生。


第一条发展途径是提升DRAM位元格的动态性(dynamic nature)。如本文开头所述,储存在DRAM位元格电容内的电荷会缓慢流失。因此,DRAM需要被更新。每列通常64毫秒更新一次。这会增加性能与功耗的常态性负担(overhead)。


采用铁电材料的电容设计(ferro capacitor)就是一个颇富潜力的办法,它能让DRAM位元格储存电荷的时间延长,这也有助於减缓选择电晶体(select transistor)对关闭电流的严苛要求。此外,铁电电容能改善DRAM的资料保存时间(retention time),这也带来诸多益处,例如可忽略更新的负担、快速开启或关闭低功耗模式、实现更低的备用功耗,以及进一步推动DRAM的规模化。


在爱美科的铁电研究计画中,他们正在开发以铁电材料为基础的金属绝缘体金属(metal-insulator-metal;MIM)电容器,以探索提升DRAM动态性的途径。为了有效发挥这项技术以达到最低功耗,就需要一套聚焦在这些非挥发特性的全新DRAM架构标准。


然而,要延续DRAM的规模化蓝图以开发出更多代的版本,上述的发展途径可能并不是最隹选项。因为规模化的问题,晶片密度已开始在约8~16GB的范围达到饱和,要将DRAM晶片的电容扩充至32GB以上变得相当困难。如果我们想要继续迈向规模化,将需要更具破坏性的创新技术。


其中一个办法是以低漏电流沉积的薄膜电晶体(thin-film transistor;TFT),像是氧化????锌(indium-gallium-zinc-oxide;IGZO),来取代DRAM位元格内的矽基电晶体。这种材料的宽能隙能确保DRAM具备低关闭电流这是DRAM储存单元电晶体的必要特性。由於我们不再需要材料矽来制造储存单元电晶体,现在就可以将DRAM储存单元的周边电路移至DRAM阵列下方。如此,储存单元的面积就能大幅降低。


下一步我们会考虑堆叠DRAM储存单元。储存电荷所需的电容已经达到规模化的极限,但要是我们能用极小的电容来储存电荷呢?甚至完全不用电容,又会怎样呢?


IGZO电晶体具备的超低漏电流就有可能开启一条全新道路,能够建立不须电容的DRAM储存单元。由於电容不再,加上IGZO电晶体所用之材料能与後段制程相容,甚至有机会采用可规模化的制程,将不同储存单元垂直堆叠。这带来许多好处,但也带给不同抽象层各式挑战,例如制程、技术、位元格设计、记忆电路设计与系统架构。


为了解决这些挑战,爱美科正在思考可能的跨层解决方案,用於未来的高性能DRAM标准,可能提供方法将DRAM记忆体进一步规模化,远远超过目前所预期的极限。


(本文由爱美科授权刊登;作者Timon Evenblij(1)、Gouri Sankar Kar(2)为爱美科(1)系统记忆体架构师、(2)SCM/DRAM/MRAM等研究计画的主持人;编译/吴雅婷)


**刊头图(source:einfochips.com)


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