前言

对于效能密集型应用（例如FPGA和以太网PHY频率）来说，评估和选择合适的PLL振荡器，以最小化相位噪声和抖动峰值是必要的。

十几年前，频率控制产业推出了基于锁相回路（PLL）的振荡器，这是一项开创性新技术，采用了传统晶体振荡器（XO）所没有的多项特性。凭借内部频率合成器IC技术，基于PLL的XO可程序设计可支持更宽广的频率范围。此项突破免除了为在特定频率实现共振而切割和加工石英所需的材料处理步骤。这种创新也使得基于PLL的XO可进行频率程序设计，并实现极短交货周期。

有鉴于传统振荡器交货周期约略将近14周或更长，许多硬件设计人员渴望利用可程序设计振荡器取得显著的交货周期优势。不幸的是，一些已经从传统XO转移到基于PLL的XO的设计陷入了关联抖动（jitter-related）的问题中，这将引起关联应用（application-related）失效，涉及范围从通讯链路中的超高位误码率到无法工作的SoC和处理器。这些问题迫使许多IC供货商规定：基于PLL的振荡器不能和他们的组件配合使用。这种形势的变化使得想透过基于PLL的振荡器获得频率灵活性和短期交付周期优势的硬件工程师面临挑战。

为什么会出现这种情况？其原因在于来自不同供货商的PLL技术差异极大。不合格的PLL设计导致过多的振荡器相位噪声和抖动峰值，如图1中左侧图所示。这个特定基于PLL的XO在12kHz-20MHz带宽上的相位抖动为150ps RMS。这种效能水平使其不适合为高速PHY提供频率，高速PHY通常需要

图一 : 不合格的基于PLL的XO设计导致过多的相位噪声和周期抖动

好消息是，并非所有的PLL－确切的说不是所有基于PLL的振荡器都是一样的。透过特有的PLL设计技术，可程序设计振荡器能够提供可媲美一流石英振荡器的抖动效能，同时克服串联PLL带来的问题。这些高效能的基于PLL的振荡器能够用于处理器/SoC频率，以及高速串行器、PHY和FPGA频率。

开发人员可以使用三个简单的标准来评估基于PLL的XO是否被用于给定的应用。

抖动生成—

在串联的PLL应用（例如FPGA和PHY频率），XO参考频率抖动与FPGA/PHY内部PLL抖动相混合。采用低抖动XO参考频率（例如

抖动峰值—

当第一级和第二级PLL的回路带宽相同时，串联PLL存在过大抖动的风险。这种风险很容易透过使用一个具有相对较低内部PLL带宽的基于PLL的振荡器进行缓解。PLL应当得到很好的抑制，以确保不超过1%的峰值（1MHz。使用具有低抖动峰值和极低内部带宽的基于PLL的振荡器确保它的峰值不会与下游PLL的带宽重迭。这种架构使得第二级PLL容易的追踪第一级PLL的变化，同时维持可接受的回路稳定性和相位余量。

图二 : -基于PLL的抖动追踪和过滤有助于减轻抖动峰值

相位噪声—

如何才能知道基于PLL的振荡器是否适合你的应用呢？使用示波器较容易观察振荡器的周期抖动。使用频谱分析仪可进行振荡器相位噪声测量。如果没有频谱分析仪，请联系你的频率控制供货商进行相位噪声测量。相位噪声能够透过应用所需的相关抖动合成带宽，直接从相位噪声图表中计算出来。相位噪声图表也能显示参考频率的杂散效能。累加在相位抖动上杂散讯号能够容易的进行测量，以确保应用需求得到满足。相位噪声图表也显示内部PLL的任何峰值影响。过阻尼的PLL将展现出低峰值。

Silicon Labs提供了一个易于使用的在线抖动计算器，能够把相位噪声转换为抖动。只需要简单的输入载波频率和与其相关的相位噪声特点数据，工具就能计算出频率的最终相位抖动、周期抖动和周期间抖动。

总体来说，目前的可程序设计振荡器提供了卓越的频率灵活性、短期、可靠的交货周期。然而，来自不同供货商的可程序设计振荡器所提供的PLL效能差异可能相当大。对于包括FPGA收发器和以太网PHY频率在内的高效能应用来说，可程序设计振荡器能够容易的透过对比数据手册规范中的抖动参数进行评估。

在由振荡器驱动的带有内部PLL的ASIC、SoC、FPGA或PHY应用中，重要的是确保参考振荡器和SoC的组合不要产生抖动峰值。抖动峰值通常不会列在振荡器数据手册中。一个简单的解决方法是进行振荡器的相位噪声测量。这个相位噪声分布将显示对内部PLL的任何峰值影响，并且能够容易的转换成等效的频率抖动效能。

(本文作者James Wilson为Silicon Labs时序产品营销总监)