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3D IC 設計入門:探尋半導體先進封裝的未來
【東西講座】活動報導

【作者: 籃貫銘】   2024年11月12日 星期二

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隨著摩爾定律逐漸逼近極限,半導體產業正積極尋求突破,而 3D IC 設計正是備受矚目的解決方案之一。CTIMES 東西講座日前舉辦了一場以「3D IC 設計的入門課」為主題的講座,邀請到Cadence技術經理陳博瑋,以淺顯易懂的方式,帶領聽眾了解3D IC設計的發展趨勢、技術挑戰和未來展望。



圖一 :  Cadence技術經理陳博瑋以淺顯易懂的方式,帶領聽眾了解3D IC設計的發展趨勢、技術挑戰和未來展望。(攝影/王岫晨)
圖一 : Cadence技術經理陳博瑋以淺顯易懂的方式,帶領聽眾了解3D IC設計的發展趨勢、技術挑戰和未來展望。(攝影/王岫晨)

陳博瑋首先回顧了EDA(電子設計自動化)的發展歷程,從1947年第一個半導體元件的誕生,到1958年第一個積體電路的問世,再到1970年代EDA工具的出現,這一路發展都與產業需求息息相關。他強調,晶圓代工廠、設計公司和 EDA公司之間的緊密合作,共同推動了摩爾定律的實現,使得晶片上的電晶體數量持續增加,效能也不斷提升。


然而,隨著單晶片效能提升的瓶頸逐漸浮現,多核心處理器和異質整合的概念應運而生。陳博瑋指出,2005 年左右,多核心處理器的出現標誌著一個重要的轉折點,系統設計的思維從追求單晶片效能轉向多晶片平行運算,而3D IC正是在此背景下誕生的。


3D IC:先進封裝技術的關鍵


圖二 : Cadence技術經理陳博瑋(攝影/王岫晨)
圖二 : Cadence技術經理陳博瑋(攝影/王岫晨)

陳博瑋表示,3D IC技術是先進封裝技術的重要組成部分,它透過堆疊晶片的方式,實現更高的效能、更低的功耗和更小的尺寸。同時也分享了先進封裝技術的發展趨勢,並以高性能運算(HPC)為例,說明3D IC技術如何滿足HPC對晶片效能和功耗的嚴苛要求。


而在設計流程方面,陳博瑋指出,Cadence作為EDA領域的領導者,提供了完整的3D IC設計解決方案,涵蓋了設計、驗證、分析和製造等各個環節。他也針對Cadence的EDA工具如何協助設計者克服3D IC設計的挑戰,提供了數個範例,例如訊號完整性、電源完整性和散熱問題。


陳博瑋強調,3D IC設計不僅需要考慮電路功能,還需要考慮可製造性。他指出,設計流程中需要大量的實驗數據和製程參數,才能確保設計的可靠性和穩定性。這些數據可以轉化為設計規範,引導設計者進行最佳化設計。


而隨著先進封裝技術的發展,讓晶片效能越來越強大,但也帶來了新的可靠度挑戰。陳博瑋最後也分享了先進封裝失效機制,由於結構複雜度提高,失效模式也變得更加多元,分析難度也隨之增加。


例如晶片與基板之間的介面,由於晶片和基板的熱膨脹係數(CTE)不匹配,在溫度變化過程中會產生應力,導致介面分層或裂紋。另外,焊點是晶片與基板之間電氣和機械連接的關鍵,但它也是容易失效的部位。焊點疲勞是常見的失效模式,它是由於溫度迴圈或機械振動引起的應力累積造成的。


總結來說,3D IC設計作為突破摩爾定律限制的關鍵技術,正推動著半導體產業的革新。而先進封裝技術的發展,也是3D IC技術的重要關鍵。未來,隨著材料、設計和製造工藝的不斷進步,3D IC技術將在人工智慧、高效能運算、物聯網等領域發揮更大的作用,為科技發展注入新的活力。


**觀看講座直播錄影:



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