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從節能省碳談3D IC
工研院系統晶片科技中心3D IC系列(4)

【作者: 唐經洲】   2009年07月03日 星期五

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CPU節能功率已面臨瓶頸


前面三期,我們說明了3D IC 的歷史原因與其優點。在這一期裡面,我們將特別詳細說明3D IC 對於「節能減碳」的重大貢獻和好處。這些論點希望可提供業界與政府界參考。



首先,我們先回憶一下Intel的CPU發展歷史。根據表一中對於Intel CPU的演進整理,Intel的CPU的功耗從1971年的4004耗能 0.2W,到2005年Pentium D最高可達130W,這種熱能已經使得電路可靠度下降,也使得散熱效能越來越受到挑戰。圖一為Intel針對另一個15mm2的晶片、其製程為 0.1um、供應電壓為0.7V的電流與漏電流相對於溫度變化的曲線圖。從圖上可看出,在晶片工作溫度為30oC的時候,漏電流的消耗功率只佔全部功耗的6%,但是當工作溫度提高到110oC的時候,漏電流的消耗功率已經佔全部功耗的56%。這些高檔的CPU其單位面積的消耗功率高達10~15W/cm2,早己經超過氣冷式(Air-Cooling)可以處理的極限。很不幸地從阿累尼亞斯方程式(Arrhenius Equation)[2]的公式中我們知道,當溫度增加10oC其物質的反應速度增加一倍,相對的錯誤率(Failure Rate)也增加一倍。



《圖一 Power consumption of a die as a function of temperature. Courtesy of Vivek De, Intel[1]》


(表一) Intel CPU 演進示意表
































































































































































































































































年代

Mode

PinCount

DieSize(um2)


Trs.

Process

Power(W)


Clock(Hz)


Data Bus(Bit)


1971

4004

16

13.5

2300

10


pMOS

0.2

0.74M

4

1974

4040

24

14

2300

10


pMOS

0.3

0.74M

4

1972

8008

18

15.2

3300

10


pMOS

1.02

0.5-0.8M

8

1974

8080

40

20

4500

10/6.0


pMOS/nMOS

1.3W

2M

8

1976

8085

40

20

6500

3.0


nMOS

NA

3-6M

8

1978

8086

40

16

29000

3.0


nHMOS

NA

4.77-10M

16

1979

8088

40

33

29000

3.0


nHMOS

NA

5M

8

1982

80286

68

47

134000

1.5


HMOS

3.3W

4-25M

16

1985

80386

132

42@1u

275000

1.5/1.0


CHMOS

2@33MHz

16-40M

32

1989

80376

88

42

275000

1.0


CHMOS

NA

16-20M

16

1989

80486

168

67-81

1.185-1.6M

1.0/0.8/0.6


CHMOS

5W

16-100M

32

1993

PentiumÒ80586

296

83-294

3.1-3.3M

0.8/0.6/0.35


BiCMOS

15.5-8

60-200M

32

1997

PentiumÒ MMX

296

128-140

4.5M

0.35


BiCMOS

13.1-17

133-300M

32

1995

PentiumÒ Pro

387

195-306

5.5M

0.25


BiCMOS

29.2-47

150-200M

64

1997

PentiumÒ2

242/330

118-203

7.5M

0.35/0.25


CMOS

18.6-43

233-450M

64

1998

PentiumÒ3

370

80-123

9.5-44M

0.25/0.18


CMOS

14-32.2

0.4-1.4G

64

2000

PentiumÒ4

423/478/775

81-237

42-169M

0.18/0.13/0.09


CMOS

46.8-115

1.3-3.8G

64

2005

PentiumÒD

775

206-280

169-376M

0.09


CMOS

95-130

2.66-3.733G

64

2006

CoreTM2 Duo

775

111-143

167-291M

0.065/0.045


CMOS

65

1.8-3.33G

64

2006

CoreTM2 Quad

775

285

582M

0.065/0.045


CMOS

95-105

2.33-3G

64

2006

CoreTM2 Extreme

771/775

285

582M

0.045


CMOS

75-150

3.0-3.2G

64

2008

CoreTMi7

1366

263

731M

0.045


CMOS

130

2.66-3.2G

64




氣冷式散熱功能即將面臨極限


IBM在1964年就用水冷式來做電腦的降溫[3],這是因為Bipolar技術時代的電路高溫所致。到了CMOS時代,因為有積體電路低功率的技術,所以可以暫時用氣冷式(也就是用風扇與散熱片),但是到了2005年又決定使用水冷式降溫,這是因為電腦系統的大量計算能力需求,導致溫度大量上升。如圖二所示,IBM的ES9000系統會超過氣冷式散熱的極限,即使是CMOS製程的Pentium Xeon系統,也已經逼近氣冷式散熱的極限。Fujitsu的GS8900系統更必須將溫度降到5℃(41℉),才能確保整個系統的正常工作[4,5]。




《圖二 Module heat flux trend. Module powers shifted by ~10 years from bipolar to CMOS.[3]》




SoC散熱和漏電流問題迫在眉睫


SoC解決散熱的問題,在系統上可以透過軟體來進行工作排程和電源管理,在元件層次上可以用多重電壓源和多重臨界電壓,在電路設計上可以用電源閘控、時脈閘控或者是動態電壓頻率調變(Dynamic Voltage Frequency Scaling;DVFS)的方式。這些方式都可以用來減少電路的暫態或者是靜態功率消耗,但是,卻無法有效減少漏電流的消耗。



用SOI欲解決漏電流


在[6]說明,Intel雖以HKMG解決了穿隧(Tunneling)的漏電問題,但卻有更多的電流,經矽晶本身漏掉。原來矽晶為半導體,並非絕緣層,當線寬細到45nm時,經矽流失的電流已高達1/3。為了阻絕漏電,法國的Soitec發展出氧化矽絕緣層墊在電晶體下。這種技術稱為絕緣底半導體(Semiconductor On Insulator;SOI),這種技術號稱至少可以節省 50%的功耗。



SOI無法解決散熱問題


SOI目前已大量用在電晶體緊密的晶片上,例如NVIDIA的繪圖晶片、及Sony的遊戲晶卡都用SOI晶片[6]。然而SOI解除漏電危機,卻惡化了另一個更大的問題,即目前半導體業束手無策的「散熱」瓶頸。在圖三中,我們可以看到,一顆IC的功率密度(Power Density),在P6時代就已經跟電熱片一樣了,在2005年就已經有核子反應爐的功率密度,到了2010年會超越火箭推進器噴口(Nozzle)的功率密度[7]。這是因為過去摩爾定律除了加密電晶體外,也同時加速電晶體的開關速率,很不幸的 P = CV 2f,當這個速率快到4GHz時,電晶體就有燒毀之虞。



《圖三 IC的功率消耗密度比較示意圖[7]》


雙核心設計無法避免銅材質功耗問題


Intel不能解決這個問題,乃將單核心拆成雙核心,又調降電晶體的時脈,再加大晶片把熱源分散。但這個轉進策略,只是以空間換取時間。當線路的寬度更窄時,生熱的速率更快。這是因為目前的導線都是使用銅,銅的電子散射(Electron-Scattering)效應,會使得功率消耗更多[8]。



《圖四 銅線的線寬與其電阻值的關係[8]示意圖》


3D IC降低功耗設計


由上可知,功率的消耗與電容成正比,電壓平方成正比,電路的切換速度也成正比。3D IC 因為可以比2D SoC減少雜散電容,因此自然可以降低功耗。以TSV的製程而言,以一個圓形銅孔洞(Annular Copper-Filled via)而言,大約有R=2m,L=1pH,C=1~10FF,而20um的微接點(Microjoint)約為R=30m[9]。所以很清楚地I/O功率消耗會減少,I/O緩衝級的推動能力就不需要像過去那麼大。因為雜散電容與電感的減少,相對的熱阻抗(Thermal Resistance)也相對地減少。



連接線設計影響SoC功耗


在[10]中說明,一般的SoC系統有超過50%的功率是消耗在連接線上面。電晶體的尺寸或者當地連接線(Local Interconnect),會隨著製程的進步而縮小,但是很清楚地,全域連接線(Global Interconnect)的長度並不位因為IC製程的進步而減短。ITRS 2007的數據顯示,一條1mm長度的繞線其延遲時間是一顆NMOS的100倍。



3D IC可有效降低RF功耗


以通訊產品而言,在[11]中,IBM估計其一個SiGe製程的一個無線通訊產品,使用3D技術,將可以提高40%功效,並且減少20%的功率消耗。在[12],對於3D IC技術提高RF晶片的功效也有如此的結論。以邏輯方面設計而言,在[13],作者對於使用70nm的技術,討論一個使用2D與3D IC實現方法的數學單元──16位元KS(Kogge Stone)加法器,發現若是用3D方式可以減少高達20.23%(兩層設計)及32.7%(四層設計)的功率消耗。在[14],作者設計一個8192點的3D IC FFT,得到的成果是其功率延遲積(Energy Delay Product;EDP) 比過去的設計少了36%。



3D IC可明顯提升記憶體效能


在記憶體設計方面,在[15,16]中報導廠商用IMIS [17]的標準設計3D DRAM,相對於傳統DDR具有每接腳30~40mW的功耗,將記憶體晶片堆疊在處理器晶片上形成了低電容特性,因而使每個接腳的功耗低至24mW。依據IMIS的標準,處理器和記憶體間1000個平行連接接腳的功耗被限制在低於3W,而傳統的功耗卻會超過30W。廠商設計的DRAM其典型存取時間為7ns,並能以SRAM的速度和優於DRAM的價格,達到接近於DRAM的密度[15]。另外,若是以3D IC為基礎,微處理器的頻寬就可以達到Multigigabit。一家專門設計記憶體的公司Tezzaron,其在[18]也討論了3D IC對於省電的好處。這篇文章說3D IC可以讓晶片的速度比一般的IC提升4倍,密度可以提高3倍,可靠度提高1個Order(也就是10倍)。



3D IC有助建構綠色資料中心


既然,對於通訊、邏輯、或者是記體體晶片設計而言,3D IC可大幅降低功耗,將來最顯著的應用可能是在建構綠色資料中心(Green Data Center)[19]的需求上。以一個Data Center(Server Farm)而言,假設其有10000個Blade Server,一個Server消耗250W功率,再消耗250W功率去冷卻(在[19]認為IT設備的功耗與冷卻的功耗比例在1:0.6~1.5),總共要500W。這個Data Center就必須要500W×10000=5MW,這大約是5000個家庭的電力消耗(一個家庭約1000W)。在Tezzaron's Project Orion報告中說,若是全部用他們的3D Stacking技術,保守上效率至少可以提升50%,所以只需要一半的Server,相對的功率也省一半[18]。



用3D Stack技術大幅降低伺服器記憶體功耗


若是單純地用Tezzaron's FaStack 3D DRAM技術,其效能提升25%,這表示可以省掉2500個Server,因為每個Server要消耗500W,所以可以省掉1.25MW。剩下的7500個Server,據估計每一個Server原來Memory內部需要35W;Memory Bus上的訊號傳遞需要30W,所以共需65W。若是用3D Stack技術,可將所有的Memory可以堆疊在CPU上面或下面,這樣便可縮短Memory Bus,並減少Memory負荷,所以Memory功率消耗據估計可以減少90%,也就是只要6.5W即可。如此一來加上省去的冷卻系統,共可以省下7500×65W×90%×2=877500W,加上原有的1.25MW,大約省了2127500W,這些電力可以提供約2000個家庭電力。



資料中心是節能省碳的重點


根據報導[20],Data Center內的每一台 Server所消耗的功率,從2000~2005年增加了一倍,到了2010年會比目前再增加40%。[20]也報導,光是美國Data Center消耗的電能,是全美國的1.2%,其中一半是Server所消耗的電力,其餘的一半是冷卻所需要的電力。電力增加就是投資增加,隨然投資電力設備可以解決,但是,節能省碳的要求使得建發電廠太困難,況且,電力緊急事故卻是難以防範,其造成的損失可能更大,這都不是工業界或政府部門及相關業界所樂見。在[21]中說,到了2020年,每一個Data Center光是面積會有500000平方呎,消耗熱量會高達50MW。在[22]的報導中,2008年IBM便號稱要投入4億美元興建雲端運算資料中心。這些都說明Data Center是將來的IT趨勢。



為維持Google搜尋引擎功能,每台伺服器都有一顆12伏特電,確保萬一主斷源斷電時還可持續供電。從2005年起,其資料中心加入了標準運輸貨櫃,每個都有1160台伺服器,耗電量可達250千瓦特(kilowatts)[23]。Google在2006年就有450000台伺服器,為了獲得足夠且便宜的電力,在美國,Google 就在奧瑞岡州的達爾斯水壩(Dalles Dam)建置其新的資料中心。



圖五與圖六是Google 的資料中心照片。圖五說明其每一個資料伺服器單位為一個貨櫃,每一個貨櫃內部有1160台電腦,圖六說明為了對於所有的電腦散熱,其資料中心內部的散熱水管設計已經也不是針對單一台腦的思維。



《圖五 Google 的資料中心,每一個貨櫃有1160台伺服器 》

資料來源:Google


《圖六 Google 資料中心內部的散熱水管 》

資料來源:Google


(表二) 各種儲存式媒介與功耗[24]































 

SATA

SCSI

Flash

DRAM

GB/$

3.33

0.50

0.08

0.01

IOPS/GB

0.2

4

200

5,000,000

GB/Watt

50

5

100

0.5




3D IC符合節能省碳環保潮流


表二為UC Berkley的 David Patterson教授認為以2008年的技術標準為基礎對於各種不同的儲存式媒介與功耗所做的比較[24]。我們可以看得出來,Flash在價錢上約為SATA 的1/41,每一個GB又可提供約1000倍的計算速度。相同儲存量下,Flash的功耗也僅有SATA的一半。3D IC 的低功率消耗特性,及垂直堆疊的特性可以使記憶體容量倍增,正好符合消費性電子產品與資料中心的低耗能與高資料頻寬需求,也因此符合目前節能省碳的環保潮流,這將證明3D IC 是將來必然的發展趨勢。



(本文作者為工研院系統晶片科技中心主任室特別助理)



<參考資料:



[1]. Standby and Active Leakage Current Control and Minimization in CMOS VLSI Circuits, IEICE Trans. on electronic, Special Section on Low-Power LSI and Low-Power IP, vol: E88-C, May 2005, pp-509-519



[2]. Arrhenius equation, Wikipedia, Available at: http://en.wikipedia.org/wiki/Arrhenius_equation, 2009



[3]. Roger Schmidt. Liquid Cooling is Back, IBM Corporation, Available at : http://www.electronics-cooling.com/articles/2005/2005_august_article3.php, 2005



[4]. A. Fujisaki, M. Suzuki, and H. Yamamoto, Packaging technology for high performance CMOS server Fujitu GS8900, IEEE Trans. on Advanced Pakaging, vol. 24, No. 4, Nov. 2001, pp. 464-469



[5]. A. Fujisaki, M. Suzuki, and H. Yamamoto, Packaging technology for high performance CMOS server Fujitu GS8900, 50th Electronic Components & Technology Conference, Nov. 2000, pp. 920 -924



[6]. 宋健民,先進半導體製程與材料選擇,半導體科技 先進封裝測試,Available At: http://tech.digitimes.com.tw/ShowNews.aspx?zCatId=A2T\&zNotesDocId=0000082224_A7R38B1C9Q346AB3PQVWZ, Dec. 12, 2008



[7]. A. B. Kahng, S-.M Kang, W. Li and B. Liu, "Analytical Thermal Placement for VLSI Lifetime Improvement and Minimum Performance Variation", Proc. International Conference of Computer Design, 2007, pp. 71-77.



[8]. C. Case and J. Butterbaugh and P. , ITRS Special Report: Interconnect, Process Integration, and Wafer Cleaning -- Concern shifts to resistivity of copper due to scaling-induced scattering, Solid State Technology, Available At: http://www.solid-state.com/articles/article_display.html?id=219964, 2005



[9]. C.E. White and D. Seeger, Design in the age of 3-D stacking, EE Times, Available At: http://www.eetimes.com/;jsessionid=4LCHAF04NLJ0OQSNDLOSKH0CJUNN2JVN, Jun. 2007



[10]. N. Magen, A. Kolodny, U. Weiser and N. Shamir, Interconnect-power dissipation in a microprocessor, 2004 international workshop on System level interconnect prediction (SLIP'04), 2004, pp. 7-13



[11]. IBM tips TSV 3D chip stacking technique, Available At: http://www.solid-state.com/display_article/289811/5/ARTCL/none/TECHN/IBM-tips-TSV-3D-chip-stacking-technique/?dcmp=WaferNEWS_ARCH, Apr. 13, 2007



[12]. Sally Cole Johnson, 3-D TSV Chips Take Off, Semiconductor International, Available At: http://www.semiconductor.net/article/CA6455523.html, Jun. 1, 2007



[13]. B. Vaidyanathan, W.L. Hung, F. Wang, Y. Xie, V. Narayanan, and M.J. Irwin, Architecting Microprocessor Components in 3D Design Space, 20th International Conference on VLSI Design (VLSID'07), 2007, pp. 103-108



[14]. W.R. Davis, A.M. Sule, and P.D. Franzon, An 8192-point fast fourier transform 3D-IC case study, 51st Midwest Symposium on Circuits and Systems (MWSCAS 2008), Aug. 10-13, 438-441



[15]. Zeitzoff R. Colin, 3-D chip stacks standardized, EE Times, Available At: http://www.eetimes.com/showArticle.jhtml;jsessionid=FD41JFRL2WKEUQSNDLOSKH0CJUNN2JVN?articleID=208808499, Jul. 2008



[16]. R. Colin Johnson, 3D-IC聯盟發表3D 記憶體晶片堆疊標準, EETimes-Asia, Available At: http://www.eettaiwan.com/ART_8800534621_480102_NT_3f52fe29.HTM, Jun. 16, 2008



[17]. 3D IC Alliance, IMIS-Intimate Memory Interface Specification, Available At: http://3d-ic.org/standards.html, 2008



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[19]. George Spafford, Implementing a Green Data Center, 13th International Workshop on High Performance Transaction Systems (HPTS), Available At: http://www.spaffordconsulting.com/july%2021%20-%20implementing%20green%20DC.ppt, Jul. 21, 2008



[20]. Scott Ferguson, Data Center Power Consumption on the Rise, Report Shows, eWeek, Available At: http://www.eweek.com/c/a/IT-Infrastructure/Data-Center-Power-Consumption-on-the-Rise-Report-Shows/, Feb. 15, 2007



[21]. Michael Kanellos, Data Center Power Consumption: By the Numbers, eWeek, Available At: http://greenlight.greentechmedia.com/2008/06/26/data-center-power-consumption-by-the-numbers-341/, Jun. 26, 2008



[22]. IBM 投資4億美元興建雲端運算資料中心(IBM aims$400 million at cloud computing), Hopenet, Available At: http://www.hope.com.tw/News/ShowNews.asp?O=200808071832133515, Aug. 7, 2008



[23]. Stephen Shankland (陳奭璁 譯), Google神秘伺服器大公開, ZDNet, Available At: http://www.zdnet.com.tw/news/hardware/0,2000085676,20137238,00.htm, Apr. 2, 2009



[24]. David Patterson, Technology Trends: The Datacenter is the Computer, The Cellphone/Laptop is the Computer, 13th International Workshop on High Performance Transaction Systems (HPTS), Available At: http://www.hpts.ws/papers/2007/TechTrendsHPTSPatterson2007.ppt, Oct. 2007>



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