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同步資料轉換器陣列的取樣時脈
建立靈活、可再程式設計的時脈擴展網路

【作者: Kazim Peker/ Altug Oz】   2016年11月28日 星期一

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包括從通信基礎設施到量測儀器等各種應用對更高系統頻寬和解析度的要求,帶動了採陣列形式連接多個資料轉換器的需求。設計工程師必須找到低雜訊、高精度的解決方案,以便對使用常見JESD204B串列資料轉換器介面的大型陣列資料轉換器進行時脈(clock)和同步。


為解決這樣的系統問題,含有抖動衰減函數、內部VCO,和大量輸出與許多同步管理功能的時脈產生設備,正紛紛推出市場。然而,在許多實際的應用中,資料轉換器陣列中所需的時脈數量之多,超過了從單一IC元件可獲得的數量。設計工程師經常只能求助於將多個時脈產生器和時脈分配元件連接在一起,因此,創造出了廣泛的時脈樹 (clock tree)。


本文將提供一真實的案例研究,了解如何建立一個靈活的、可再程式設計的(reprogrammable)時脈擴展網路,它不僅可維持優異的相位雜訊/抖動性能,也可以確定性控制將所需的同步資訊從時脈樹的第一個設備傳遞到最後一個設備。


介紹

無線通訊系統從3G到4G和LTE(和5G,目前正在規範討論中)的演變,一直都是高速資料轉換和同步的關鍵性技術之驅動力,還有一些因素的匯合,也向上推升了蜂窩基地台中所需的資料頻寬。


其中的一些主要因素是訂戶數量的增長、對更豐富多媒體內容的需求及採用全球蜂窩基礎設施來進行機對機通信這種新應用的興起。因此,設計工程師都正在找尋一種新的、且具有創新性的射頻收發器架構,這種架構可透過採用主動式天線設計、大規模的MIMO、和先進的波束形成等技術,而有更高的通道數量。有大量輸入和輸出的系統就要利用到多條傳輸路徑和需要許多的ADC和DAC元件。


有鑒於資料轉換需求的規模,取樣時脈產生器和同步成為重要的設計挑戰。在複雜系統中,所需的時脈信號數量可以很輕易地從幾個增加到幾百個,如圖一所示。


JESD204B標準定義了一串列資料介面,它可用來減少寬頻資料轉換器與其他系統IC之間資料輸入/輸出的數量。這種資料輸入/輸出數量的減少解決了高速度、高位元數資料轉換器互連的問題。這種以較少的互連提供寬頻資料轉換器的能力簡化了PCB佈局,可以實現更小的外形尺寸,而不會影響到整個系統的性能。要解決大多數應用在系統大小和成本上的限制,這些改善是很重要的,這些應用包括無線基礎設施、可攜式儀器、軍事應用,和醫學上的超音波設備。



圖一 : 具有時脈樹的資料轉換器系統
圖一 : 具有時脈樹的資料轉換器系統

系統級的考慮事項

在具有大型資料轉換器陣列的複雜系統中,因為要被處理的資料量日益增加,所以需要多條從天線到處理單元的高信雜比(signal-to-noise-ratio,SNR)之連結。從時脈的角度來看,信雜比將會受到取樣時脈的相位雜訊限制。相位雜訊性能差,系統性能會因所產生之抖動和越來越多的誤差向量幅度(error vector magnitude,EVM)而降低,因此,便會嚴重地降低信雜比。


一般情況下,時脈信號的品質可以抖動來說明,而這可定義成相位雜訊在所關注設置頻寬(set bandwidth)上的積分。通常情況下,相位雜訊的積分上下限是數十個kHz到數十個MHz。然而,寬頻雜訊也很關鍵,因為時脈信號雜訊基準(noise floor)高也會影響系統的信雜比。不良的取樣時脈也可能含有假的信號成份,而這將會降低無雜波動態範圍(spurious free dynamic range,SFDR)。最後,當考慮到如工作週期(duty cycle)和上升/下降時間等參數時,取樣時脈的品質不應只界定在頻率域,也應在時間域。


對取樣時脈而言,這些都是基本的系統需求。然而,在大型資料轉換器陣列和當不同陣列的時脈之間需要同步的時候,通道間的偏斜(skew)就變成關鍵性的需求了。這一類系統的性能是仰賴同步的資料陣列,因此,對不同的資料轉換器之間的偏斜很敏感。


功率消耗則是另一個考慮因素。功率消耗大會降低系統的效率,提升溫度,增加冷卻的成本,並可能導致較高的失敗率。從商業的角度來看,元件的數量和電路板的空間也很重要,應該要好好地控制。


時脈樹的結構

如前所述,在大型系統中,經常會發生單一一顆時脈IC可能不會有足夠的輸出來驅動所有分支的情形。但是時脈樹拓撲可以克服此一問題,且能夠同步多個元件、設備或多個系統。如圖二便是時脈樹拓撲結構的方塊圖,請注意,時脈樹中的每一層都導入了一顆延遲元件,而這是由固定的和不確定的部分所組成。


這些延遲可能會受到外部因素(像是電壓和溫度的變化)的影響和設備特定製程的參數變化。這些不精確累計起來之後,結果可能是ADC和DAC令人無法容忍的定時變化,它們在高頻時是需要同時時控的。


在當今系統中操作所需要的高頻率規定要有嚴格的設置和持有時間(hold time)。雖然固定的延遲可以額外的努力來補償,但不確定的延遲則無法在系統內部補償。所以,設計工程師的目標是,以某種方式來控制它,以便將不確定的延遲元件儘量減少或移除。



圖二 : 時脈樹的方塊圖。
圖二 : 時脈樹的方塊圖。

除了這些約束,時脈樹的結構應該是靈活的,以便能依據系統的需求來增加分支的數量,以及能夠很容易地控制它們。


調整時脈和儘量減少通道偏斜的一個共同目標是可確定地執行此一功能,也就是說,可在元件上重複及可在所有通電序列上重複。


在JESD204B系統中,為實現確定性延遲,就需要本地多框時脈 (local multiframe clock,LMFC)的對齊。該介面會利用子類1(SYSREF)或子類2(SYNC)的定義,要求發射和接收元件上的LMFC重設定和對齊。整個系統的不確定延遲,讓LMFC的對齊要在1 LFMC期間之內完成變得更加困難。因此,前面提到的具有高精度對準的時脈樹結構將有助於系統設計工程師完成LMFC的對齊。


此外,設計工程師需要確定,要能觀察到每一資料轉換器輸入端相關於元件時脈SYSREF信號的設置和持有時間。如果該設計使用的是一個單一的時脈晶片,滿足設置和持有時間是一種考慮到適當定時裕度(timing margin)的簡單過程,反之,在基於簡單時脈緩衝器的多元件時脈樹狀結構中,控制設置和持有時間就較具有挑戰性。


在所建議的時脈樹結構中,全部不同的層都有確定性的同步,將有助於滿足所有層中所有SYSREF/元件時脈對(clock pair)的設置和持有時間之需求。此一時脈樹結構可滿足同步約束和將全部不同層每一資料轉換器的高速元件時脈相位對齊。


時脈樹的設計

如圖三是一個四層時脈樹的例子,其中用到了一個主時脈產生元件(HMC7044)和多個三層扇出緩衝器(HMC7043),以便為取樣板建立多個同步時脈。


時脈樹的根所用到是一個HMC7044,它是一顆14輸出(14-output)的時脈產生器,其抖動衰減可支援JESD204B同步。14輸出緩衝器HMC7043元件則是應用在分支的每一層。這些元件都是完全相容的,且它們程式設計的特性也是非常相似,從而讓它可以很容易地進行元件匹配,增加或減少時脈分配層,為系統增加靈活性。


同步可能可在時脈樹每一層的每一輸出之間完成。在此一系統中,可利用SPI指令,或更準確地說,使用一個同步脈衝,來對HMC7044的輸出進行相位對齊。該指令將會重設HMC7044常見的SYSREF計時器,該計時器控制了所有時脈的輸出分頻器(divider)。


SYSREF計時器的指令會同時將所有的輸出時脈分頻器對齊。從同步指令到SYSREF 計時器的延遲和導通和關斷時間之間的延遲已經明確定義,而這將會提供具有輸出之間延遲的同步。此外,任何的輸出在被程式設計後,可產生明確數目的脈衝,並將被當作系統中的SYSREF 脈衝來使用。


時脈分配元件HMC7043也包括了一個非常類似SYSREF計時器的結構。該元件利用RFSYNC信號來對齊。一個RFSYNC脈衝將啟動一個如同HMC7044同步信號的同樣過程,並且所有的輸出將會被非常精準地同步。再一次地,這些輸出可以設定成脈衝模式,而當作SYSREF脈衝來使用。


所建議的時脈樹結構基本上是用SYSREF信號來作為下一層HMC7043的 RFSYNC信號,並在每一層的輸出保持相位對齊。通過細心的架構設計,所有這些定時信號是確定的,從而可提供緊湊的偏斜控制。此外,每一元件都包含一種類比延遲結構,所以,任何輸出偏斜之間的差別,或任何線長的不均等,都可以在來源處進行補償。



圖三 : 四層時脈樹的範例
圖三 : 四層時脈樹的範例

對於射頻系統中所使用的複雜資料轉換器陣列可能會需要不同的頻率,因為ADC、 DAC、FPGA、本地振盪器和混頻器可在不同的頻率進行時控。HMC7044和 HMC7043兩者皆有內建的分頻器,以產生多種頻率。此外,HMC7044所具有的雙PLL結構中的整合式VCO可產生高頻時脈,而不需要額外的元件。


共同通信系統中新增的複雜性是大多數的射頻前端單元都是依賴序列介面來傳輸/接收區塊,而這需要數位處理器或FPGA來將資料和時脈嵌入或去嵌入(de-embed)。這樣的過程通常會產生不必要的參考時脈抖動,並要求如 HMC7044這樣的大型射頻時脈產生和分配元件要具備抖動衰減能力。如圖四所示便是應用在資料轉換器陣列中的緊湊解決方案。



圖四 : 緊湊的四層時脈樹解決方案
圖四 : 緊湊的四層時脈樹解決方案

@大標:測試結果


如圖五,顯示了所有輸出之間的偏斜。黃色和青綠色的線路信號是第 4層輸出的脈衝 SYSREF 和連續時脈信號,它們可被同步而不需要額外的延遲調整。藍色的線路信號是來自HMC7044的連續 SYSREF 信號,並且藉著使用類比延遲功能,它可與第四層輸出同步。在此一例子中,其所得到的總偏斜少於16 ps。



圖五 : 四層輸出的時域響應。
圖五 : 四層輸出的時域響應。

如圖六則是說明了四層時脈樹的相位雜訊性能,圖中也以較淡的藍色線來顯示時脈產生器的相位雜訊。在總相位雜訊中,沒有高達2 MHz偏移量的退化。考慮到每一層的附加雜訊(additive noise)或附加抖動(additive jitter),雜訊基準的退化是不可避免的。HMC7044和HMC7043具有相同的輸出雜訊基準(約–154 dBc/Hz),來自所有這4個元件的雜訊會降低到–148 dBc/Hz,而這仍然是大多數系統可接受的水準。


在2457.6 Mhz從12 kHz 到 20 MHz的整體雜訊計算出52.7 fs 的抖動 rms,就HMC7044 的輸出而言,只有幾個fs rms的退化。在幾乎所有的實際系統中,這種退化是可以忍受的,然而,如果它是不能容忍的,最後階段可能會用 HMC7044 來替換,而不是 HMC7043,它將會衰減時脈樹本身中任何的累積抖動。



圖六 : 四層輸出的頻率域響應。
圖六 : 四層輸出的頻率域響應。

如前所述,在使用大量資料轉換器的系統中,功率消耗成為最關鍵的問題之一。這種時脈樹在功率消耗的一個關鍵因素是所使用信號的類型。HMC7044和HMC7043的輸出信號模式將可由彼此獨立的軟體控制來改變,而這就給出了在功耗和驅動力強度對頻率之間的權衡選項。一般的準則是,在低頻率時可用LVDS,而獲得低功耗,反之在高頻率時,LVPECL和CML則可提供最佳的性能。


結論

本文所討論的內容可應用到許多採用分配式大型資料轉換器陣列的不同系統,從無線基礎設施、軍事雷達到測試和測量系統,全都適用。根據目前多個射頻輸入/輸出介面的趨勢,最近的5G通信系統建議了一些更高頻率和更高頻寬調變方案,而這將會強迫增加資料轉換路徑的數量。


此外,在一些最近5G架構的建議中,相控陣列天線是一廣為大家所討論的技術,因為它被認為是一種可以節省電源和增加輸出容量的方法。而廣泛部署在軍事通信系統中的相控陣列技術不僅需要數量大的時脈,還需要這些時脈的精確同步。


大型資料轉換器陣列的另一個重要使用案例是測試和測量系統,在這樣的系統中,大量的資料要以高取樣速率來截取,如此才能將雜訊盡量減到最小,並同時進行處理。這些系統也需要大量的同步時脈。同樣地,在先進的醫學成像系統中,資料處理輸送量也很高,需要並行資料截取路徑的同步作業。


如本文所說明的,IC設計公司都在競相推出具有創意和實用的解決方案來實現這些先進的設計。如HMC7044和HMC704元件在開發時都已把系統的挑戰納入考量,並以建立高性能和靈活的時脈樹為目標,同時還要讓整個時脈擴展的多個層都可保持確定的相位精確度。


(本文作者為亞德諾半導體射頻和微波事業群應用工程師及首席設計工程師)


**刊頭圖片 (Source:ATREG)


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