益華電腦（Cadence）宣布，其Cadence Integrity 3D-IC 平台獲創意電子採用，並已成功用於先進 FinFET 製程上實現複雜的 3D 堆疊晶片設計，並完成投片。

該設計採Cadence Integrity 3D-IC 平台，於覆晶接合（flip-chip）封裝的晶圓堆疊 (WoW) 結構上實現Memory-on-Logic 三維芯片堆疊配置。Integrity 3D-IC 平台中的 Cadence Integrity System Planner 與 Cadence Innovus 設計實現系統無縫整合，讓複雜設計中的晶圓對晶圓介面規劃和分層晶片堆疊得以實現。這款晶圓堆疊 WoW 設計已成功的通過首次矽片驗證。

針對WoW 3D 堆疊應用，Integrity 3D-IC 平台可提供晶片上 (on-chip) 以及晶片外(off-chip)的跨晶片的時序分析、電網規劃、IR 和熱分析以及無縫接軌物理驗證。為完成投片成功，創意電子採用特別為處理跨晶片 3D 規劃和針對系統級分析的整合分析工具 - Integrity 3D-IC 平台。規劃完成後，3D 堆疊晶片在 Innovus 設計實現系統中全面實現設計，並以 Voltus IC 電源完整性解決方案執行 IR 分析，再透過 Integrity 3D-IC 平台進行系統級 LVS 驗證。
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