突破200奈米內連間距！imec攜手EV集團展示晶圓級異質接合技術

於本周舉行的2026年IEEE電子元件與技術會議（ECTC）上，比利時微電子研究中心（imec）攜手EV集團（EVG）共同發表一項發展穩健且產量高的晶圓級異質接合技術，成功在一款具備可佈線內連導線的測試元件上展示200奈米的銅內連墊片間距。

運用EVG的最先進晶圓接合設備，此次展示還達到創下超高的銅墊對準精度。imec與EVG希望進一步推進晶圓對晶圓異質接合技術的發展，協助開發邏輯對邏輯、記憶體對邏輯的多層堆疊，而這些應用案例需要超高的內連密度—如imec提出的CMOS 2.0微縮技術典範所預測。

參考這套CMOS 2.0微縮技術典範而設計的未來運算系統架構正在驅動晶圓級異質接合技術，朝向200奈米內連間距發展。運用CMOS 2.0的設計概念，系統單晶片（SoC）分成多層異質的功能元件層，並由3D內連技術重新連接這些元件層。根據不同的應用，CMOS 2.0預計會把系統單晶片的邏輯元件分為高驅動邏輯層與高密度邏輯層。這種邏輯對邏輯的多層堆疊需要極高的內連密度，只有最先進的晶圓級異質接合技術能實現這點。

如今，imec透過一款包含四層可佈線內連導線的測試元件，展示一套實現200奈米內連間距且發展穩健的晶圓級異質接合技術；其中，這些內連導線在晶圓接合前就已在各自的晶圓上完成前處理步驟。此次展示更創下全球先例，在完整12吋晶圓的每顆晶粒達到40奈米以下的銅墊後接合（post-bond）疊對向量。EVG開發的頂尖混合與融合晶圓接合系統GEMINIR FB是達成此次空前疊對精度的重點；為了維持高電性良率，這套系統至關重要。

imec技術院士暨3D系統整合研究計畫主持人Zsolt Tokei表示：「這次之所以能達到異質接合的極致間距，採用的方法是對imec異質接合製程的所有關鍵要素進行協同優化，包含由imec率先採用的矽碳氮化物（SiCN）介電材料，以及在接合前進行化學機械研磨（CMP）等等。其中，研磨的最佳化目標是達到良好的跨晶圓均勻度，以製造超平坦的介電材料表面，同時把銅墊的掘入範圍控制在數奈米內。除了EVG提供的晶圓接合工具，這麼高的疊對精度和控制也歸功於銅墊設計改良與接合前（pre-bond）微影校正所帶來的額外助力。」

Zsolt Tokei補充：「我們持續發展我們的異質晶圓整合流程，並推動邁向200奈米以下的內連間距發展，以實現技術難度最高的邏輯對邏輯、記憶體對邏輯堆疊應用。為此，未來將需要達到更高的疊對性能，這也是我們希望攜手EVG進一步探索的目標。」

EVG執行技術總監Paul Lindner表示：「我們與imec的長期合作顯示了晶圓接合技術在新一代半導體元件持續發揮重要作用。雙方合作超過30年，我們已經展示設備供應商與imec等領先研究機構之間的緊密合作，在驅動製程技術取得實質進展方面的關鍵作用。我們期待持續研發這項技術，為未來的元件架構提供助力，並強化全球半導體生態系統的內部合作。」

此項晶圓對晶圓的異質接合研究發表於2026年電子元件與技術會議（ECTC）。

圖一 : 參考imec提出的CMOS 2.0微縮技術典範而進行系統單晶片（SoC）分區的實例。

圖二 : 在間距為200奈米的六方柱墊片柵上方之菊花鏈結構穿透電子顯微鏡（TEM）影像；這些混合墊片的尺寸相同，銅導線密度設計為25%。（出處：imec／IEEE）

圖三 : 在電氣元件晶圓達到的晶圓級對準改良成果。根據是否採用混合墊片接合前（pre-bond）微影校正而取得不同的結果。（出處：imec／IEEE）

圖四 : 在相同墊片尺寸結構且銅導線密度為25%的情況下，在每條連線測得的電阻累計圖。（出處：imec／IEEE）