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新思IC Complier II 獲台積電認證 支援7奈米先期投片
 

【CTIMES/SmartAuto 編輯部 報導】   2016年10月24日 星期一

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新思科技(Synopsys)近日宣布,其數位(digital)、簽核(signoff)及客製實作 (custom implementation)等設計工具,已獲得台積電最先進7奈米FinFET 技術節點之認證。目前率先導入7奈米先進製程的廠商已規劃有多種設計,而這些雙方共同的客戶如果採用IC Compiler II來進行設計,他們便可從這項新技術節點中得到相得益彰的效果。

新思科技IC Complier II 獲台積電認證,可支援最先進7奈米製程節點之先期晶片投片(Early Tapeouts)。
新思科技IC Complier II 獲台積電認證,可支援最先進7奈米製程節點之先期晶片投片(Early Tapeouts)。

為因應台積電7奈米超低電壓作業的要求,新思科技的Galaxy 設計平台援基於Liberty Variation Format(LVF)的參數晶片內變異(POCV)與先進波形傳播(advanced waveform propagation,AWP)技術。此平台獲驗證可處理全彩7奈米流程的設計原則和要求,包括具金屬裁切感知及可保障各系統單晶片(SOC)設計層級穩定性。

此獲驗證之7奈米平台所提供的技術包含繞線規則、實體驗證程序執行檔(physical verification runset)、簽核(sign-off) 萃取(extraction)技術檔案、與SPICE相關的統計時序分析(statistical timing analysis),以及針對7奈米FinFET製程的可相互操作製程設計套件(interoperable process design kits,iPDKs)等。

新思科技表示,與台積電於7奈米科技的最新合作著眼於IC Compiler II 及Galaxy 設計平台上其他的產品的整合應用。這項合作可協助雙方共同客戶運用Galaxy設計平台支援7奈米晶片設計,以提高設計品質和加快產品的上市時程。

獲台積認證之Galaxy工具包括:

‧ IC Compiler II 佈局與佈線:以金屬裁切、POCV與AWP支援SADP的全彩流程實作。

‧ PrimeTime 時序 signoff方案:提供包括POCV與AWP之超低功耗支援。

‧ StarRC?萃取解決方案:支援金屬裁切與multi-patterning;更嚴苛的色彩感知電子遷移(electro-migration,EM)規則。

‧ IC Validator實體驗證:為DRC 和LVS的驗證程序執行檔;支援複雜fill-to-signal space。

‧ PrimeRail 和CustomSim 穩定性分析:支援色彩感知電子遷移規則及IR壓降(IR-drop)之準確的靜態及動態閘層次及電晶體層次分析。

‧Custom Compiler 全客製解決方案:支援全著色工序;軌道圖形(track-pattern)支援、設計中EM/IR計算及EM/IR分析。

‧ HSPICE、CustomSim 和FineSim 模擬產品:透過自我加熱效應(self-heating effect)支援裝置建模,並針對類比、高頻與SRAM設計提供準確的模擬結果。

‧ NanoTime 客製時序分析:針對7奈米設備提供SPICE準確之電晶體層級的靜態時序分析。

‧ ESP-CV 客製功能認證:對7奈米SRAM、總體(macros)與元件庫(library cell)設計之電晶體層級的象徵對等性檢查。

關鍵字: 7奈米  FinFET  SOC  新思科技  台積電(TSMC
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