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Cadence数位设计流程助优化3nm设计 获颁台积电OIP客户首选奖
 

【CTIMES / SMARTAUTO ABC_1 报导】    2021年03月10日 星期三

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电子设计商益华电脑(Cadence Design Systems, Inc.)宣布,Cadence以论文题目「台积电3奈米设计架构之优化数位设计、实现及签核流程」,荣获台积电开放创新平台(OIP)生态系统论坛颁发的客户首选奖(Customers' Choice Awards).该论文由Cadence数位及签核事业部研发??总裁罗宇锋(Yufeng Luo)发表於2020年台积电北美OIP生态系统论坛,阐述台积电3奈米制程技术和Cadence数位全流程共同设计架构优异的性能与效率,如何成功协助工程人员进行超大规模与行动设计。

此篇论文透过论坛与会者投票而赢得该奖项。与会者有机会了解3奈米认证Cadence数位流程所涵盖的新设计技术与强化的数项功能,例如极紫外光层(EUV)支援、绕线与通孔规则、元件布局(cell placement)、色偏规则(color shifting)、避免绕线拥挤、晶片变异(OCV)准确性与新签核设计规则检查(DRC)工具等等。

Cadence数位及签核事业部研发??总裁罗宇峰表示:「Cadence数位全流程不断优化,支援先进7奈米、6奈米及5奈米制程,现在亦支援台积电最新3奈米制程技术,这彰显我们致力於与台积电合作,同时助力推动提升先进节点设计,我们期待双方共同客户因Cadence数位全流程及台积电的3奈米制程技术而成功。」

台积电设计建构管理处??总Suk Lee表示:「Cadence在台积电开放创新平台(OIP)生态系统论坛上发表的论文,提出具有见解的论述,为工程师介绍使用最新Cadence与台积电技术实现最隹功率与性能设计,协助客户在行动与超大规模设计达到新里程碑,即是我们与Cadence紧密合作的最隹回??。」

關鍵字: 3nm  EDA  EUV  益华计算机  台積電 
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