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电子高峰会:晶圆制程挑战多 Tela绝招走江湖
 

【CTIMES / SMARTAUTO ABC_1 报导】    2010年05月07日 星期五

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当晶圆制程从45奈米进入28奈米甚至更微型化的阶段时,其所需面对的问题则更为复杂,在实体架构设计(physical design)、DFM(design for manufacturing)、光学微影技术(Lithography)和漏电流等制程上的挑战更为严峻。

越来越微型化的晶圆制程,带给光学微影技术越来越严厉的技术难题。微影技术是透过提高分辨率制作更小线宽尺寸的方式,来提高IC密度进而降低显影成本。光源波长和光源波的尺寸是其关键,微影技术所使用的光源波长越短、尺寸越小,分辨率会越高。或者,也可以采用双重曝光成像(double patterning)的方式来提高显影分辨率。不过双重曝光成像成本较高,图案布局也较复杂,因此釜底抽薪的办法,就是从革新微影技术的光源内容着手。

Tela Innovations市场营销副总裁Neal Carney则表示,随着奈米制程微型化,IC密度不断缩小,晶圆上的图案间距和目标会更小,无论是单次曝光(single patterning)还是双重曝光成像,都已藉由浸润式微影技术中透过水较高的折射率,增加透镜的数值孔径(NA),来缩减图案尺寸。进入到28~20奈米制程阶段,技术上还是以193nm的深紫外光、结合1.35NA的浸润式微影技术(immersion lithography)为主。至于大家不断讨论到波长13.4nm的次世代超短紫外光(Extreme Ultra Violet;EUV),在技术上仍有许多不确定因素,因此浸润式微影技术应该还是下一世代28~20奈米制程的主流微影技术。

同时,提升晶圆微影制程的图案布局和导线精确度更是重要,特别是在双重曝光成像的过程,要让晶圆实体架构设计图案布局和布线更准确,交叉点不易失真,还要兼顾提升晶体管在特定布线内的效能。因此在技术上,可藉由预先定义实体架构(pre-defined topologies),采用固定闸极距离(fixed-pitch)、直线模式(straight line poly)、整合密度模式(uniform density poly)和单面向布局(single orientation)等方式,在同样的设计架构和工具环境下,可进一步降低微影图案布局的变异性。

另一方面,降低漏电流的挑战也十分不容易克服。Tela Innovations在并购Blaze之后取得降低漏电流的关键技术,可针对特定的晶体管网关长度施以偏压,让网关长度微调增加,漏电流功耗就会呈现指数型的降低,而漏电耗能的变异性(leakage variability)也会随之降低,不会影响芯片的尺寸与效能,提升芯片漏电流的参数良率(parametric yield)。

Tela Innovations在提升晶圆图案布局和降低漏电功耗的技术,已经独家专利授权给台积电广泛采用。台积电EDA和设计服务部门副总监Tom Quan表示,台积电藉由OIP平台架构的合作方式,采用Tela的技术提升芯片设计与制程的效能。这是藉由光学临近效应修正(Optical Proximity Correction;OPC)的闸极临界尺寸(Critical Dimension)的微调技术,分析产品设计,并在对时序较不敏感的路径上将闸极长度调整为合适的大小,同时有效节省对时序较不敏感的路径上的晶体管耗能,而不影响芯片的性能,降低漏电流的幅度可达到50%,目前已应用在90~40奈米的晶圆制程上,台积电的客户包括LSI和Mellanox等,均已使用台积电和Tela所合作的降低漏电功耗技术,幅度可达20~25%左右。

關鍵字: lithography  漏电流  globalpress Summit 2010  Tela Innovations  台積電 
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