虽然近日由台积电董事长暨总裁魏哲家带头，在美国半导体产业协会（SIA）颁发「罗伯特·诺伊斯奖」（Robert N. Noyce Award）典礼上疾呼先进制程产能「不够、不够、还是不够」，但至少如今在ASICs封装需求上，还有EMIB方案加入，不再只有CoWoS一家解方。

随着云端服务业者（CSP）加速自研ASIC，开始考量从TSMC主导的CoWoS方案，转向Intel的EMIB技术。

根据TrendForce今（25）日公布最新研究，目前AI HPC（高效能运算）对异质整合的需求主要仰赖先进封装达成，其中的关键技术即是TSMC的CoWoS解决方案。但随着云端服务业者（CSP）加速自研ASIC，为整合更多复杂功能的晶片，对於封装面积的需求不断扩大，已有CSP开始考量从TSMC的CoWoS方案，转向Intel的EMIB技术。

TrendForce表示，有别於现行CoWoS方案将主运算逻辑晶片、记忆体、I/O等不同功能的晶片，以中介层（Interposer）方式连结，并固定在基板上，已发展出CoWoS-S、CoWoS-R与CoWoS-L等技术。

随着NVIDIA Blackwell平台2025年进入规模量产，目前AI HPC市场需求旺盛，也导致CoWoS面临产能短缺、光罩尺寸限制，以及价格高昂等问题。从而高度倾向内嵌矽中介层的CoWoS-L，NVIDIA下世代的Rubin亦将采用，并进一步推升光罩尺寸。

此外，依TrendForce观察，目前除了CoWoS多数产能长期由NVIDIA GPU占据，其他客户遭排挤；加上封装尺寸、与地缘政治下的美国在地制造需求，也促使Google、Meta等北美CSP开始积极与Intel接洽EMIB解决方案。

相较於TSMC挟技术优势，主导CoWoS先进封装前期市场，Intel主推的EMIB则拥有面积、成本等多项优势。首先是结构简化，EMIB舍弃昂贵且大面积的中介层，直接将晶片使用内嵌在载板的矽桥（Bridge）方式互连，简化整体结构，比起CoWoS良率更高。

其次是热膨胀系数（Coefficient of Thermal Expansion, CTE）问题较小，由於EMIB只在晶片边缘嵌矽桥，整体矽比例低。因此矽与基板的接触区域少，导致热膨胀系数不匹配的问题较小，较不容易产生封装翘曲与可靠度挑战。

加上EMIB在封装尺寸也较具优势，相较於CoWoS-S仅能达到3.3倍光罩尺寸、CoWoS-L目前发展至3.5倍，预计在2027年达9倍。EMIB-M已可提供6倍光罩尺寸，并预计2026~2027年可支援到8~12倍。价格部分，则因EMIB舍弃价格高昂的中介层，能为AI客户提供更具成本优势的解决方案。

然而，因EMIB技术也受限於矽桥面积与布线密度，可提供的互连频宽相对较低、讯号传输距离较长，并有延迟性略高的问题，所以目前仅ASIC客户较积极在评估洽谈导入。

TrendForce指出，随着Google决议在2027年TPUv9导入EMIB试用，Meta亦积极评估规划用於其MTIA产品，EMIB技术有??为IFS业务带来重大进展。至於NVIDIA、AMD等对於频宽、传输速度及低延迟需求较高的GPU供应商，仍将以CoWoS为主要封装解决方案。