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台積電正式推出5奈米技術設計架構 鎖定5G與AI市場
 

【CTIMES/SmartAuto 報導】   2019年04月07日 星期日

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台積電於3日宣布,在開放創新平台(Open Innovation Platform, OIP)之下推出5奈米設計架構的完整版本,協助客戶實現5奈米系統單晶片設計,目標鎖定具有高成長性的5G與人工智慧市場。

台積電表示,目前已與EDA及矽智財商透過多種晶片測試載具合作開發並完成整體設計架構的驗證,包括技術檔案、製程設計套件、工具、參考流程、以及矽智財。

目前台積5奈米製程已進入試產階段,能夠提供晶片設計業者全新等級的效能及功耗最佳化解決方案,支援下一世代的高階行動及高效能運算應用產品。相較於台積公司7奈米製程,5奈米創新的微縮功能在ARM Cortex-A72的核心上能夠提供1.8倍的邏輯密度,速度增快15%,在此製程架構之下也產生出優異的SRAM及類比面積縮減。

此外,5奈米製程享有極紫外光微影技術所提供的製程簡化效益,同時也在良率學習上展現了卓越的進展,相較於前幾代製程,在相同對應的階段,達到了最佳的技術成熟度。

其5奈米設計架構包括5奈米設計規則手冊、SPICE模型、製程設計套件、以及通過矽晶驗證的基礎與介面矽智財,並且全面支援通過驗證的電子設計自動化工具及設計流程。

台積電研究發展與技術發展副總經理侯永清表示:「台積公司5奈米技術能夠提供客戶業界最先進的邏輯製程,協助他們解決人工智慧及5G所帶動對於更多運算能力的需求。在5奈米世代,設計與製程需要密切的共同最佳化,因此,我們與設計生態系統夥伴緊密的合作,以確保在客戶需要時能夠提供經由驗證的矽智財組合與電子設計自動化工具。我們總是秉持著為客戶服務的精神,協助他們在首次投片即獲得成功,並且加速產品上市的時間。」

最新的5奈米製程設計套件目前已可取得用來支援生產設計,包括電路元件符號、參數化元件、電路網表生成及設計工具技術檔案,能夠協助啟動整個設計流程,從客製化設計、電路模擬、實體實作、虛擬填充、電阻電容擷取到實體驗證及簽核。

除了工具驗證之外,台積電也攜手電子設計自動化夥伴完成更進一層的設計流程驗證,採用真實的設計來為客製化與數位設計進行整合工具流程的驗證。流程驗證著眼於利用電子設計自動化夥伴各自通過驗證的工具完成關鍵的設計實作要求。驗證標準涵蓋工具的功能準備就緒、穩健性、效能、實作與簽核工具之間的關聯性、以及與真實設計的設計要求符合程度。

透過完備的工具與流程的開發、改善及驗證,台積電強調,採用新5奈米製程技術能夠擁有最佳的解決方案將設計付諸實作,縮短設計周轉時間,達到首次投片即成功的目標。此外,台積公司也提供參考流程支援行動及高效能運算應用,針對新的設計方法以提升設計的品質與效率。

關鍵字: 台積電(TSMC
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