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封裝面臨量測挑戰 互連密度是封裝微縮關鍵管控因素
 

【CTIMES/SmartAuto 王岫晨 報導】   2019年09月23日 星期一

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過去50年來,晶圓廠已經將最小的電路板尺寸,從過去的微米縮小到奈米級別,這個轉變部分是透過精密的檢驗與量測系統所達成。現今的技術幾乎已達到Dennard微縮定律與摩爾定律的極限,使得產品效能提升的關鍵,從晶片的微縮轉至IC的封裝上。換句話說,在未來,將以封裝來延續摩爾定律的效能表現。

IC封裝產業高度依賴物理橫切面來檢視。此方式對這些先進封裝來說並不足夠,因此需要新的檢驗與量測技術。
IC封裝產業高度依賴物理橫切面來檢視。此方式對這些先進封裝來說並不足夠,因此需要新的檢驗與量測技術。

蔡司半導體製造技術業務發展總監Thomas Gregorich指出,互連密度是封裝微縮的關鍵管控因素。100微米銅柱(Cu-pillar)互連密度為每平方公厘100 I/O,且不需要精密的製程控制就可以達到高組裝良率。50微米高頻寬記憶體(HBM)與2.5D互連的密度為每平方公厘400 I/O,以既有的檢驗與量測系統將會難以控制其組裝良率。

在此同時,封裝量測技術也正在改變。未來的記憶體與「小晶片(chiplet)」技術,預計將使封裝互連間距降至20微米或更小,使得互連密度達到每平方公厘2500~10000 I/O。這類封裝會需要後段製成(BEOL)般的互連密度,與晶圓廠及的組裝良率。

近50年來,IC封裝產業高度依賴物理橫切面來檢視、量測並定義深埋在內的結構。此方式對這些先進封裝來說並不足夠,因此需要新的檢驗與量測技術。蔡司開發出新一代的Versa X-ray顯微鏡(XRM),被視為業界標準,能為深埋在IC封裝內的缺陷提供高解析度、非破壞性的成像,幾乎全球所有的失效分析實驗室都採用這樣的顯微鏡解決方案來檢測IC的封裝結構。

Thomas Gregorich說,行動與高效裝置對於微縮以及傳輸效能的需求不斷提高,使得業界在高密度多晶片架構的許多創新,而這些設計也帶動封裝技術邁入立體化,使得製程的量測技術成為是否能推出新穎且先進技術的關鍵,而這些技術的製程寬容度(process margin)通常較低或較難被控制。然而,現今先進封裝中因目標物太小,已無法用2D X-ray與microCT這類非破壞性的方法來觀測。此外,物理橫切面除了無法提供3D立體資料之外,還屬於破壞性量測,較為耗時,通常也只能處理少量樣本,就統計層面來說,改進製程控制的成效有限。

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