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[西門子EDAxCTIMES] 應用自動化驗證工具消除線路圖設計錯誤
 

【CTIMES/SmartAuto 王岫晨 報導】   2022年03月10日 星期四

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在這設計日益複雜的PCB板設計中,仰賴人工檢查線路圖設計已不再可行,如何應用工具進行自動化消除線路圖設計的錯誤,是每個追求低成本與及時上市公司所面臨的挑戰。西門子EDA也與CTIMES合作舉辦一場研討會,說明如何應用自動化驗證工具來消除線路圖設計的錯誤,以實現一次就做對的線路圖設計。

西門子EDA資深工程師潘秀貞透過這次的研討會,與學員共同探討線路圖設計中常犯的錯誤,以及不容易使用人工方式被檢查出來的錯誤,與其可行的解決方案。透過這些方式來確保線路圖設計的正確性、減少因PCB返工所造成的成本和人力的浪費,達到即時上市並最大化公司利潤的目標。這些設計關鍵要素包括了PCB設計驗證的左移策略、線路圖設計驗證的執行效率,以及線路圖設計驗證的最佳解決方案。

事實上,透過Xpedition Valydate Schematic Analysis這樣的工具,就很容易達成PCB設計與除錯的目標。這套工具的關鍵功能包括有150項內建的檢查項目,並具備超過1000萬個免費模型在其中。除了可以支援客制化建模之外,也具備非常容易的設置流程,使得上手更為容易,完全遵循直觀的使用流程,工程師不需要再特別的培訓過程。而這套工具更能直接與業界主流EDA工具相互支援使用,不需安裝額外的附加工具就可以進行使用者所需的檢查,非常的便利。

也因此,如果工程師面對的線路圖複雜度非常高,必須耗費很多時間、或者需要去進行交叉檢查以確保設計都沒有問題,或者非常重視上市時程,無法花費多餘的時間進行改版的話,會非常建議可以透過這套自動化驗證工具來進行PCB線路圖的除錯,加速完成正確的線路圖設計。

關鍵字: EDA  PCB  西門子EDA 
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