為了在 AI 晶片代工市場分一杯羹，英特爾代工部門（Intel Foundry）發布一份關鍵技術文件，並公開展示一款專為未來超大型 AI 加速器設計的AI晶片測試載具（Test Vehicle）。這款樣品不僅展示了英特爾在先進封裝領域的肌肉，更直接劍指台積電長期壟斷的 CoWoS 技術，試圖在矽中介層（Interposer）供應吃緊之際，搶攻亞馬遜（AWS）、Meta 等雲端巨頭的自研晶片訂單。

英特爾代工部門公開展示專為超大型AI加速器設計的AI晶片測試載具

根據英特爾曝光的設計細節，這款測試載具採用了英特爾最先進的 18A（1.8 奈米）製程，並透過升級版的 EMIB-T 與 Foveros 封裝技術，實現了跨越單一光罩限制的超大尺寸。

該載具目前的面積已達到 8 倍光罩尺寸（8x Reticle Size），英特爾更預告 2028 年將挑戰 12 倍。相較之下，台積電目前的 CoWoS-L 約在 3.3 至 3.5 倍光罩尺寸，雖然台積電計畫在 2027 年推向 9 倍，但英特爾正利用「面積優勢」搶占先機。晶片樣品成功整合了 4 顆邏輯處理單元（Logic Tiles） 與高達 12 組 HBM4 高頻寬記憶體，資料傳輸頻寬突破 4 TB/s。

英特爾在文件中特別強調其 EMIB（嵌入式多晶片互連橋接） 技術與台積電 CoWoS 的核心差異。CoWoS依賴於一整塊昂貴的大型矽中介層來連結所有晶片，隨?晶片變大，中介層的良率與產能成為目前 AI 晶片供不應求的主要瓶頸。

EMIB捨棄了整塊中介層，僅在晶片邊緣需要互連的地方嵌入微小的矽橋。這種做法不僅結構簡化、良率較高，更能有效降低熱膨脹（CTE）導致的封裝翹曲問題，對於超大型 HPC 晶片的可靠度更具優勢。

英特爾還導入了 PowerVia（背面供電） 技術。與台積電將電壓調節模組置於中介層的邏輯不同，英特爾將整合式電壓調節器（IVR）置於堆疊下方，確保超大型晶片在高負載運算時，電力供應依然穩定且低能耗。

產業分析師指出，目前 NVIDIA 的 GPU 佔據了台積電 CoWoS 絕大部分產能，導致 Google、Meta 與 Amazon 等客戶的自研 ASIC 晶片面臨排隊困境。英特爾此時秀出巨型封裝實力，正是為了向這些客戶展示，英特爾擁有足以承載下一代超大 AI 晶片的平台，且具備美國本土製造的地理優勢。