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Western Digital发表创新技术以推动开源介面标准与RISC-V处理器发展
计划性开放全新RISC-V SweRV Core原始码 以加速核心至边缘专用化架构发展

【CTIMES/SmartAuto 报导】   2018年12月06日 星期四

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Western Digital Corp.在RISC-V Summit大会上发表了三项创新的开源技术,专为支援Western Digital内部RISC-V架构开发专案,以及日益成长的RISC-V架构生态系统所设计的,Western Digital技术长Martin Fink宣布为推动网路储存快取连贯性(cache coherent)与RISC-V架构指令集模拟器(Instruction Set Simulator)对应的开源标准,将计划性开放新的RISC-V核心原始码。

Western Digital发表创新技术以推动开源介面标准与RISC-V处理器发展
Western Digital发表创新技术以推动开源介面标准与RISC-V处理器发展

这些创新技术将有助於加速业界发展新的专用化开源运算架构,以因应大数据(Big Data)与快数据(Fast Data)的环境,近来Western Digital积极协助推广RISC-V架构生态系统,包括多个相关的策略性投资与合作已有显着进展,稳健地朝向将10亿个核心处理器移转至RISC-V架构的预定目标前进。

Western Digital技术长Martin Fink指出:「随着大数据和快数据应用不断增加,若要从现今各式以数据为中心的应用程式中发掘出数据的真正价值,专用化技术则是不可或缺的关键。我们的SweRV Core与全新透过网路构造的快取连贯性技术,展现了让数据更贴近运算处理的强大可行性。这些规划性对开源社群的发展贡献以及RISC-V架构的持续投入,可加速合作创新与数据导向的发展并带来令人惊艳的潜力。」

RISC-V是一个开源、可扩充的指令集架构,能支援核心资料中心与边缘远端行动装置上多样化的大数据及快数据应用和工作负载,更提供了当今通用型运算架构以外的另一种选择,透过RISC-V就能以开源介面标准来开发出特定目标运算、以记忆体为中心的解决方案、独特的储存方案以及弹性的互连应用。

Western Digital计划将开放其采用双向超纯量(superscalar)设计的全新RISC-V SweRV Core 原始码。Western Digital的RISC-V SweRV Core是一个32位元、9阶管线的核心,可同时载入并执行多个指令以缩短程式执行时间。它是一个精简、循序执行的核心,执行速度4.9 CoreMarks/Mhz1,其低功耗的设计可在28mm CMOS制程技术下提供高达1.8Ghz1的时脉。Western Digital计画将SweRV Core纳入内部各种嵌入式设计中,包括快闪记忆体控制器和固态硬碟。将该核心原始码对开源社群开放,预期将可带动新的以数据为中心的应用发展,例如物联网(IoT)、安全运算、工业控制及更多。

Western Digital的OmniXtend则是一个新的开源技术,可透过网路结构实现快取连贯性储存。这套记忆体导向的系统架构所提供的开源介面标准可让多个处理器、机器学习加速器、绘图处理器 (GPU)、FPGA及其他元件存取与分享数据。这是一个能够有效率的让持续记忆体附属到处理器的开源解决方案,并有潜力发展成可支援未来运算、储存、记忆体与I/O元件连接的进阶构造。

此外,Western Digital亦推出一套开源SweRV指令集模拟器(SweRV ISS),为使用RISC-V核心的开发人员提供了完整的测试平台。ISS是一种可模拟执行处理器指令的电脑程式,它可模拟外部事件,例如中断和汇流排错误,并确认RISC-V核心是否能正常运作。Western Digital利用SweRV ISS执行超过100亿个指令来严格模拟与验证SweRV Core,也期??SweRV Core 和SweRV ISS将有助於业界加速采用开源指令集架构。

IDC技术与半导体部门计画??总裁Mario Morales表示:「速度、数据量与强力运算对於边缘和终端运算来说,已不再是绝对成功的方程式。随着越来越多数据朝终端移动以进行即时运算和推理,采用可弹性组态的架构将更能满足繁重且经常变动的应用工作负载,尤其是人工智慧和物联网相关应用。能源效率、可组态性以及低功耗,将成为边缘与终端运算架构的关键要素。」

關鍵字: RISC-V 
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