半導體設計軟體解決方案廠商新思科技公司(Synopsys)20日宣佈，其設計及驗證產品的套裝軟體均已支援SystemVerilog語言，領先其他同業的腳步。同時，新思科技也率先推出支援SystemVerilog驗證IP的VCS Verification Library，並在Formality equivalence checker中增添SystemVerilog語法分析器(parser)之功能，說明了Synopsys在支援SystemVerilog的設計及驗證流程已更為完備。對於使用邏輯合成(logic synthesis)、模擬、驗證IP、測試平台自動化、RTL檢測、formal analysis、及equivalence checking工具的工程師而言，藉由這項目前業界唯一支援IEEE Std 1800-2005 SystemVerilog新標準的解決方案，在開發產品時可以獲致更佳效能、更具生產力、而且更能準確預測結果等優勢。

Synopsys董事長兼執行長Aart de Geus表示：「Synopsys自始便是SystemVerilog的關鍵推手。我們已將這項標準的關鍵測試平台及查驗構想捐給Accellera語言標準組織，並藉由與許多公司合作以完成Accellera的規格，在很短的時間內達成IEEE標準化，證明我們在業界的領導地位。在整個過程中，我們與客戶密切合作，以便在實際的設計及驗證環境中檢視此語言。這項業界的標準，除通過嚴謹IEEE審核程序外，也獲得廠商支持，而且已經被不少使用者所採用。」