益華電腦(Cadence Design Systems Inc.)於2014年美國矽谷舉辦的CDNLive大會中，與格羅方德 (GLOBALFOUNDRIES)共同宣布，已經將具備ARM Cortex-A12處理器的四核心測試晶片設計定案。以高達2.0GHz頻率的作業為目標，還要維持在主流行動功耗與面積的標準內，這款測試晶片於GLOBALFOUNDRIES的28nm-SLP (28奈米超低功率高介電常數金屬閘極)製程中設計實現，運用完整Cadence 工具流程，並採用ARM POP 技術，充分發揮28-SLP製程的完全效能。

Cortex-A12處理器提高了40%的效能，並指引了從ARM非常成功的Cortex-A9處理器開始的升級路徑，同時兼具前代產品的絕佳能源效率。在智慧手機與平板電腦等行動應用方面，成功的設計定案(tapeout)顯示Cortex-A12核心協作的重大里程碑。

GLOBALFOUNDRIES產品管理副總裁Ana Hunter表示：「我們是利用Cortex-A12處理器的領導晶圓廠，與Cadence和ARM密切合作，運用自家28nm低功耗製程設計實現這款新核心，並特別調整ARM程式庫以滿足嚴苛的行動市場需求。這款測試晶片將有助於讓雙方客戶瞭解，如何搭配28nm-SLP製程運用Cadence工具流程，從Cortex-A12處理器實現產品化並且受益良多。」

ARM執行副總裁兼實體設計部門總經理Dipesh Patel表示：「ARM Cortex-A12處理器是高效能運算解決方案，能夠使希望升級既有中階行動產品的開發人員受益無窮，也使我們的技術擴及於電視機上盒等全新的電子裝置領域。ARM、Cadence與GLOBALFOUNDRIES聯手開發運用ARM POP IP的28nm測試晶片，更進一步縮短了上市前置時間。」

使用完整的Cadence RTL-to-signoff數位設計實現流程，包括Encounter RTL Compiler、實體Encounter RTL Compiler、Encounter數位設計實現系統與Encounter Conformal Equivalence Checker。也使用了全套Cadence signoff工具，包括QRC Extraction、Tempus與實體驗證系統(Physical Verification System)，從RTL取得開始到最終signoff與投入試產的前置時間縮短到15個星期以內。

Cadence數位與Signoff事業群資深副總裁Anirudh Devgan表示：「這種Cortex-A12處理器測試晶片的專案是重大里程碑，唯有透過緊密協作才有可能達成。就對於開發ARM最新核心的公司而言，我們與GLOBALFOUNDRIES和ARM攜手合作絕對是一個好消息。」

GLOBALFOUNDRIES的28nm-SLP技術最適合於新一代智慧行動裝置，能夠實現具備更快處理速度、更小晶片尺寸、更低待機功耗與更長電池續航力的絕佳設計。這項技術以GLOBALFOUNDRIES的「閘極優先(Gate First)」到高介電常數金屬閘極(High-K Metal Gate，HKMG)方法為基礎，這種方法投入量產已經幾乎3年時間了。這項技術提供效能、電源效率與成本的絕佳組合，最適合於行動市場。

POP技術包含專為特定ARM核心與處理技術而調整的ARM Artisan Physical IP邏輯庫與記憶體處理程序、標明ARM所實現核心設計的確切條件與結果的周延測試報告，還有使用手冊、平面規劃與腳本等POP設計實現知識。POP IP產品現在供貨範圍涵蓋40nm到28nm，預計將延伸到14nm製程技術，適用於各式各樣Cortex-A處理器系列CPU與Mali GPU產品。