CTIMES - 益華電腦

新唐科技利用Cadence Palladium Z1硬體驗證平台加速MCU設計 (2020.08.23)
益華電腦(Cadence Design Systems)宣佈，新唐科技 (Nuvoton)採用Cadence Palladium Z1企業級硬體驗證模擬平台，以加速其工業及消費者應用程式之微控制器 (MCU) 的設計開發。與過去的解決方案相比，新唐科技使用Palladium Z1硬體驗證平台完成更快速的軟硬體整合，將作業系統啟動模擬時間從4天減少到只需60分鐘

Cadence與聯電完成28奈米HPC+製程先進射頻毫米波設計流程認證 (2020.07.23)
聯華電子宣布Cadence毫米波（mmWave）參考流程已獲得聯華電子28奈米HPC+製程的認證。透過此認證，Cadence和聯電的共同客戶可利用整合的射頻設計流程，加速產品上市時程。此完整的參考流程是基於聯電的晶圓設計套件（FDK）所設計的

先進製程推升算力需求雲端EDA帶來靈活性與彈性 (2020.06.30)
次世代先進製程的晶片開發有很高的算力需求，因此企業開始採取具備彈性拓展與使用靈活性優勢的雲端解決方案。

Cadence與台積電、微軟合作以雲端運算縮減IC設計簽核時程 (2020.06.17)
益華電腦(Cadence Design Systems, Inc.)宣佈與台積電及微軟三方合作之成果。該合作的重點是利用雲端基礎架構來縮短半導體設計簽核時程。透過此合作，客戶將可藉由微軟 Azure上的Cadence CloudBurst平台，採用台積電技術的Cadence Tempus時序簽核解決方案及Quantus提取解決方案，獲得加速完成時序簽核的途徑

Cadence數位與客製/類比EDA流程獲台積電N6及N5製程認證 (2020.06.08)
全球電子設計廠商益華電腦(Cadence Design Systems, Inc.)宣佈，為台積電N6及N5製程技術提供優化結果，增強其數位全流程及客製/類比工具套裝。Cadence工具套裝運用於台積電最新N6及N5製程技術，已通過台積電設計規則手冊(DRM)及SPICE模型認證

Cadence為Arm CPU行動裝置開發強化數位流程及驗證套件 (2020.06.02)
電子設計商益華電腦(Cadence Design Systems, Inc.)宣布擴大與Arm的長期合作關係，強化以Arm Cortex- A78和Cortex-X1 CPU為設計基礎的行動裝置開發。為了推動Cortex-A78和Cortex-X1的採用，Cadence提供了全面的數位化全流程快速採用套件（RAK），幫助客戶在功耗、性能和面積（PPA）上進行最佳化，並提高整體設計生產力

Cadence：透過內外兼具的EDA佈局加速設計流程 (2020.05.26)
一般來說，AI對於EDA工具的影響，多半需要考量兩個部分。EDA工具通常面臨著解決許多難以解決的挑戰，這些挑戰需要利用更先進的方法來加以管理。例如，在佈局和設計路線流程的早期，就先評估大型數位化設計的線路擁擠或可能的錯誤

Cadence發表iSpatial技術與新數位流程提升晶片PPA目標 (2020.04.23)
為因應更趨複雜的晶片設計與先進製程需求，電子設計自動化（EDA）方案供應商益華電腦（Cadence Design Systems）宣布，推出全新的數位全流程，結合新推出的iSpatial技術與機器學習（ML）功能，能大幅縮短整體晶片開發的時間，同時更進一步提升晶片本身的PPA（效能、電耗、面積）結果

Cadence優化數位全流程提供達3倍的生產力並提升結果品質 (2020.03.18)
益華電腦(Cadence Design Systems)宣布，推出全新的數位全流程，該流程經數百個先進製程設計定案所驗證，可進一步優化包括汽車、行動、網路、高效能運算及人工智慧（AI）等各種應用領域的功耗、效能及面積（PPA）結果．該流程具有包括統一佈局、物理優化引擎以及機器學習（ML）能力等多種業界領先的特色

Cadence與博通擴大5nm及7nm設計合作 (2020.01.16)
全球電子設計創新廠商益華電腦(Cadence Design Systems, Inc.)宣布，與博通（Broadcom）將針對下一代網通、寬頻、企業儲存、無線及工業應用，擴大其與博通公司的合作。Cadence與博通將以成功的7nm設計為基礎，擴大合作範圍，進一步採用Cadence數位設計實現解決方案進行5nm設計

創意電子採用Cadence數位設計實現與簽核流程完成AI及HPC應用的先進製程設計 (2019.12.10)
益華電腦(Cadence Design Systems, Inc.)宣布，創意電子(GUC)已成功部署了Cadence數位設計實現平台與簽核流程，並完成人工智慧（AI）及高效能運算（HPC）應用的先進製程（16、12及7奈米）設計

Cadence提出熱電偕同模擬系統分析面對3D IC挑戰 (2019.11.07)
實現3D IC是未來電子設計的重要目標，2.5D是過渡性技術，但最終是希望達成電晶體堆疊和晶片的高度整合。要實現這項目標，更精準且更全面的模擬系統至關重要，而Cadence看準了此市場需求

EDA跨入雲端環境新時代 (2019.09.11)
全球主要EDA供應業者，已經開始將一部分的IC設計工具，透過提供雲端設計或驗證的功能。並且未來可能針對各種不同領域或產業、製品技術等，都能夠透過雲端來完成所需要的

AI與雲端平台正在改變EDA設計流程 (2019.08.13)
EDA大廠益華電腦（Cadence）今日在新竹舉行年度使用者大會CDN LIVE 2019，包含台積電、聯電、三星、羅德方格、聯發科、聯詠、立錡、智原、創意電子等一線的半導體業者皆與會，分享最新的半導體設計技術與應用趨勢

Cadence與國研院晶片中心合作加速AI晶片設計與驗證 (2018.03.22)
為提升台灣人工智慧（AI）研發能量並加速產業開枝散葉，全球電子設計創新廠商益華電腦（Cadence Design Systems, Inc.）與國家實驗研究院晶片系統設計中心（CIC）共同宣佈將強化合作關係，透過提供設計驗證加速模擬平台，以及共同建置的SoC設計及驗證環境，協助學界將研發成果與產業效益連結

海思採用Cadence Tensilica Vision P6 DSP為華為手機處理器 (2017.11.22)
益華電腦(Cadence Design Systems, Inc.)宣佈全球無晶圓廠半導體及IC設計公司海思半導體採用Cadence Tensilica Vision P6 DSP，於其華為最新Mate 10系列手機的10奈米Kirin 970行動應用處理器

Cadence獲得台積公司7nm製程技術認證 (2017.04.06)
Cadence已就採用7nm製程節點的旗艦DDR4 PHY成功下線，並持續為台積公司7nm製程開發完整設計IP組合益華電腦(Cadence)宣佈與台積公司(TSMC)取得多項合作成果，進一步強化針對行動應用與高效能運算(HPC)平台上7nm FinFET設計創新

優化TSMC InFO封裝技術 Cadence推出全面整合設計流程 (2017.03.31)
為提供行動通訊及物聯網（IoT）應用的設計及分析能力和跨晶粒（Cross-die）互動建模，全球電子設計廠商益華電腦（Cadence）宣佈針對台積公司先進晶圓級整合式扇出（InFO）封裝技術推出更優化的全面整合設計流程

Cadence推出Sigrity 2017 快速實現PCB電源完整性簽核 (2017.02.10)
全球電子設計創新廠商益華電腦(Cadence)推出Sigrity 2017技術產品組合，導入多項有助於加速PCB電源及訊號完整性簽核的重要功能。新版Cadence Sigrity產品組合的功能包括Allegro PowerTree拓樸檢視及編輯器，幫助設計人員在設計週期中儘早快速評估供電決定