3D IC概念应用正是时候

利用芯片层的堆栈来减轻IC中拥挤的程度，这种想法在业界至少已有30年的时间了[1]。但是，过去一直可以在平面（Planar）制程或者设计工具上努力，达到摩尔定律（Moore’s Law）的需求。摩尔定律的政治经济学效益，不仅使其成了英特尔公司的发展指针，也是全世界半导体领域很自然的追求目标。所以，即使是ITRS也一直都是跟随着摩尔定律。摩尔定律神奇地灵验了30多年，可能连摩尔自己也惊讶不已。但是，计算机系统商或者消费性电子系统商却不会去管这件事，因为，过去这是IC设计人士的目标。

SIP（System in Package）出现后，事情有点改观。因为，IC设计的重心似乎转移到封装的专业人士身上，这些人需要有机构、热传、材料、应力... 等背景。在这种时代，IC设计人士似乎少了一点舞台，毕竟，封装的技术涵盖了真正系统的观念，对于专长于电子电机的IC设计工程师，每一颗IC顶多也只是 SIP里面的一个组件罢了。但是，到了3D IC，可能是需要大家一起来了！因为，3D IC必须要由电子电路的工程师与封装设计的工程师一起共同工作，也就是大家必须聆听对方的需求与限制。

3D IC定义清楚明了

3D-IC或者所谓的3D Integration都是向高度发展，其定义并不相同，有人认为只要将一颗Die放在一个Substrate上就是 3D-Integration。这似乎与将Chip放在PCB上面没有两样，这样的PCB也可以称之为3D Integration。所以顶多称之为3D Package。3D-IC与3D封装不同的是，3D Package里面的组件是离散的，都是在组件的外围利用Bonding Wire相接，但是3D IC却是一个独立 IC，透过垂直与水平整合来大量提高集积密度。

在前一期我们有谈到3D IC设计的好处，我们大致罗列了七个优点：

我们也谈到 SOC 的缺点：

再这一期里面，我们拟再针对3D IC 的其他优点做一些讨论。这些「优点」的确有点争议，但是，我想用正面的讨论态度去看这件事情，毕竟每件事情「Look at the bright side」是令人愉快的。

减少 ESD 需求（Reduce ESD Requirement）

静电放电防护电路（ESD Protection Circuits）是集成电路上专门用来做静电放电防护之用，此静电放电防护电路提供了ESD电流短路路径，以免ESD放电时，静电电流流入IC内部电路而造成损伤。ESD大致可以分人体放电模式（Human Body Mode；HBM）、机器放电模式（Machine Mode；MM）、与电荷组件模式（Charge Device Mode；CDM）。

I/O PAD的ESD防护电路设计

其中HBM与MM的ESD来自外界，所以ESD防护电路都是做在I/O PAD的旁边，而与I/O电路结合。由于CMOS集成电路的输入PAD，一般都是连接到MOS组件的闸极，因为闸极氧化层最是容易被ESD所打穿，因此在输入PAD的旁边，会做一组ESD防护电路，来保护输入级的组件。而在输出PAD方面，其输出级大尺寸的PMOS及NMOS组件本身便可当做ESD防护组件来用，但是其布局方式必须遵守Design Rules中有关ESD布局方面的规定。当然在VDD pad与VSS pad的旁边也要做ESD防护电路，因为VDD与VSS脚之间也可能遭受ESD的放电。

只考虑CDM即可

在[2]更指出，3D-IC可以减低ESD requirements。这是因为，我们要堆栈的两个IC，若是原先需要Chip-to-Chip的相接，现在只要直接透过垂直的总线就可以相接，虽然是两个IC相接（例如一个内存与一个微处理机），但是，这个内存却可以直接视为是这个微处理机的内嵌式内存（Embedded Memory），所以不用帮此内存设计I/O。如此一来，过去在I/O上努力考虑的HBM与MM，似乎也不用多虑了，只需考虑CDM即可。

一般的CDM考虑也顶多只要在MOS晶体管的输入处加上Diode即可，这在Layout Design Review时本来就会作。因为3D IC将IC堆栈，各个层都视为内部组件，也就节省了ESD 需求。在[3]则说我们用3D IC的技术可以让IC的ESD Level提高，的确值得我们注意。

3D IC可提升电路设计质量

我们知道ESD的要求标准不会随着组件尺寸的缩小而下降。从异质整合的观点来看，3D IC提供一个机会让系统设计人员可以不用最新的制程技术来设计电路系统，并且可以提高更好的速度与功率质量。因为，过去的制程很成熟，也可以提供较高的工作电压与崩溃电压。反之，若是追求一昧的晶体管尺寸下降，其位工作电压下降，崩溃电压也下降。以90nm 而言，Gate Oxide的崩溃电压大约只有10V[4]，所以可以用的Design Window会越来越小，如图一所示。因此，在其ESD设计的所付出代价将会非常高，如图二所示。

《图一 Impact of Technology Scaling on ESD Design Window[19]》

《图二 ESD 的Cost[20]》

提高散热效果（Improve Heat Dissipation）

热处理一般相信这是3D-IC设计最大的挑战。因为所有的组件必须放置于一个微小的单元内，其功率密度将非常高。根据ITRS的估计[5]，到了2018年，每一颗IC的热密度会高达100W/cm2。在[6]也说明3D IC的单位面积热消耗可以高达200W/cm2，这个热能已经超出用传统电扇散热的极限。一般很直觉的K层（K-tier）的3D IC，会比2D IC的热消耗多K倍[7]。即使是没有高达K倍，其可用来散射的接脚也没有变多，因此，一般认为「3D IC 的散热效果比2D差」。

在[9]，作者对一个堆栈2颗CPU与 一个堆栈4颗CPU的3D IC作热分析，发现虽然2层或4层的CPU比单一层的CPU 温度高，但是其温度的分布是一样的，温度的升高也没有想象中的高。在[9]的研究中，作者说明在架构设计（如ALU的计数器）的时候，可以将较热的的组件放置于较高的地方，或者每一层的热点（HotSpot）可以放置于下层较为不热的地方，这都是希望提高3D IC散热效果的作法。毕竟多了一维的自由度，所以对于利用低功率架构的方式就更加可行。根据EMC 3D组织的说法[8]，3D IC比传统的SIP散热效果更好。这是因为TSV除了可以拿来当讯号线外，也可以用来散热，这也就是所谓Thermal Via的构想。

提高良率（Increase Yield）

我们先忽略掉因为要做3D IC，多余的制程造成每一个Wafer的良率损失（Yield Loss）。假设原有的2D芯片，因为要设计成为3D IC，他刚好可以分为「两个」等面积的3D芯片。从VLSI Testing的课本中提供的良率公式Y＝（1 ＋ Ad / ）-，我们可以知道芯片面积缩减一半，必然可以提高良率。假设原有的2D面积为10mm×10mm，而Defect Density（d）为0.003defects/mm2，这样约有75％的良率。然而，若是面积缩到5mm×10mm，良率可以提高到86％。再假设两个Wafer Stacking因为Bonding所造成的Yield Loss为一个Poisson Distribution，这样会变成这个一半面积的3D IC Wafer会与原有全部面积的2D IC 良率相同。

这样的估算当然不精确。因为，若是我们本来有较大的机会在一半的面积上提高良率，根据以上的假设，这些努力都会被后面的3D制程吃掉良率。因为这两个制程不同：前者已经很成熟，后者Stacking制程目前正在起步。以Tezzaron公司所说3D IC的良率可以比2D IC高，因为，它可以提供Redundant的机制[10]，如此一来可以提供机会修护，良率更可以提升。

Sematech的一位3D Integration的项目领导（Project Manager）Susan Vitkavage，他从3D 的角度认为，因为3D IC提供了一个轴向的自由度（Degree of Freedom），这个轴向的电路可以帮内存提供更好的修护能力（Reparability），也就是因为多了一个空间电路，可以让电路设计师或者测试工程师更多的设计与容错空间[11]。

可延展性／可规画性／可替换性（Scalable/Rec-onfigurable/Replaceable）

从前面的讨论我们知道，3DIC可以提供弹性的联机机制。因此，这也可提供更高的容错空间，达到更好的可靠度与良率，这些都是需要相当高的可规划性。3D-IC因为多了一度的自由空间，因此不管是在电路的合成阶段，或者是在系统整合阶段，3D-IC均可弹性地呈现电路[12]。早在1990年就有学者提出这种看法，并且有相当好的算法来提供可规划性的联机[13]。除了提高容错空间外，在功能上不管是高速缓存的可规划性[14]，或者是可规划逻辑数组的可结构化逻辑区块（Configurable Logic Block；CLB）设计[15][16]，3D IC都有绝对的好处。在IBM，研究员也利用3D的技术使得FFT的架构更具备延展性[17]。

简易的互连体（Simple Interposer）

过去SIP上的互连体（Interposer）是为了保留打线空间的考虑，芯片与芯片间则需适度的插入Interposer。例如，对于CSP（Chip scale packaging）封装，大部份的CSP是使用一个IC载板（或Interposer），将细间距（Pitch小至3mil）周边数组衬垫（Pad）重分布（Redistribution）至较大间距（1mm、0.8mm、0.75mm 及0.5mm）面数组衬垫之PCB上[21]。不过这却会增加封装厚度。

相较于SIP采用打线接合（Wire Bonding）或覆晶（Flip Chip）技术来达到3D堆栈，以TSV为基础的3D IC不仅可缩短联机距离，「节省」Interposer或导线架的使用，大幅减少芯片厚度与材料成本，更可提升芯片效能，降低电磁干扰（EMI）与功率消耗。根据EMC3D的说明[18]，3D IC可以提供更简单的Interposer。

Interposer 目前在3D IC的角色当然也类似过去Interposer 在SIP的角色。因为，目前 3D IC没有统一接线的标准，也就是上下两层IC的TSV并没有标准的接脚位置。在没有标准的Pad接脚定义前，TSV 要上下对准很困难。因此，还是要透过Interposer来做讯号线的重分布。

《图三 图左为传统的Flip-Chip的Interposer，图右为3D IC的Interposer[22]》

日本芯片大厂Renesas便对SIP与3D IC的Interposer作了比较，如图三所示。此电路为一个MCU加上SDRAM的堆栈，左边是传统的SIP封装与Interposer的关系。我们可以看出，其基底（Substrate）内需要6层讯号线，为了打线关系，MCU必须置放于SDRAM上方，所以整体高度在包含锡球（Solder Ball）时，其高度约为1.25mm。相较3D IC的封装，其基底内仅需要2层讯号线，MCU则置放于SDRAM下方，所以整体高度在包含锡球时，其高度可减少为0.6mm。

（本文作者为工研院系统芯片科技中心主任室特别助理）

＜参考数据：

日本芯片大厂Renesas便对SIP与3D IC的Interposer作了比较，如图三所示。此电路为一个MCU加上SDRAM的堆栈，左边是传统的SIP封装与Interposer的关系。我们可以看出，其基底（Substrate）内需要6层讯号线，为了打线关系，MCU必须置放于SDRAM上方，所以整体高度在包含锡球（Solder Ball）时，其高度约为1.25mm。相较3D IC的封装，其基底内仅需要2层讯号线，MCU则置放于SDRAM下方，所以整体高度在包含锡球时，其高度可减少为0.6mm。

[2]. Direct Bond Interconnect, Ziptronix, Available At: http://www.ziptronix.com/techno/dbi.html, 2008

[3]. Joe Fjelstad, 3-D Interconnections On the Rise, Semiconductor International, Semiconductor International, Available At: http://www.semiconductor.net/article/CA6553125.html, May 1, 2008

[4]. C.J. Brennan, J. Kozhaya, R. Proctor, J. Sloan, S. Chang, J. Sundquist, T. Lowe, and D. Picozzi, ESD design automation & methodology to prevent CDM failures in 130 & 90 nm ASIC design systems, Journal of Electrostatics, Vol. 64, 2006, pp. 112-127

[5]. ITRS (International Technology Roadmap for Semiconductors), Assembly and Packaging 2007, Available At: http://www.itrs.net/links/2007Winter/2007_Winter_Presentations/12_Assembly_2007_JP.pdf

[6]. N. Mokhoff, IITC reports on interconnect progress, EE Times, Available At: http://www.eetimes.com/showArticle.jhtml;jsessionid=OXME0TIHUPX2MQSNDLOSKH0CJUNN2JVN?articleID=207601527, May 16, 2008

[7]. S. Sapatnekar, CAD for 3D Circuits: Solutions and Challenges(Invited), VLSI/ULSI Multilevel Interconnection Conference (VMIC) , Jan. 21-24, 2007, pp. 245-251

[8]. P. Siblerud and B. Kim, Cost effective TSV Chip Integration EMC-3D, EMC-3D SE Asia Technical Symposium, Available At: http://www.emc3d.org/documents/library/3D_CoO/Semitool/Pan%20Pac%203-D%20CoO%20January%2007.pdf, Jan. 22-26, 2007

[9]. K. Puttaswamy and G.H. Loh, Thermal Analysis of a 3D DieStacked HighPerformance Microprocessor, ACM/IEEE Great Lakes Symposium on VLSI (GLSVLSI), Apr. 30 - May 2, 2006, pp. 19-24

[1]. Kirtimaya Varma，在第三维中设计，EDN Taiwan, Available At: http://www.edntaiwan.com/article-5238-%A6b%B2%C4%A4T%BA%FB%A4%A4%B3%ADp-Asia.html, Oct. 1, 2006 年

[10]. Susan Vitkavage, Making the Business Case for 3D, Future Fab Int’l, Available At: http://www.future-fab.com/documents.asp?d_ID=4230, Sep. 1, No. 22, 2007

[11]. R.S. Patti, Three-Dimensional Integrated Circuits and the Future of System-on-Chip Designs, Proceedings of the IEEE, Vol. 94, No. 6, Jul. 2006, pp. 1214 – 1224

[13]. S. Horiguchi and I. Numata, Self-Reconfiguration Scheme of 3D-Mesh Arrays, 1998 IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, Nov. 2-4, 1998, pp. 276-281

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[18]. P. Siblerud and B. Kim, Cost effective TSV Chip Integration, EMC-3D SE Asia Technical Symposium, Available At: http://www.emc3d.org/documents/library/3D_CoO/Semitool/Pan%20Pac%203-D%20CoO%20January%2007.pdf, Jan. 22-26, 2007

[19]. C. Duvvury, Paradigm shift in ESD qualification, IEEE International Reliability Physics Symposium (IRPS 2008)}, Apr.27-May.1, 2008, pp.1-2

[20]. Electrostatic Discharge Association (ESDA), White Paper 1: A Case for Lowering Component Level HBM/MM ESD Specifications and Requirements}", Available At: http://www.esda.org/documents/WhitePaper1_HBM_MM_2007.pdf, Aug. 2007

[21]. John H. Lau and S.W. Ricky Lee, Chip Scale Package (CSP): Design, Materials, Processes, Reliability, and Applications, McGraw-Hill Professional, ISBN = 9780070383043, Dec. 1999

[12]. K. Puttaswamyt and G.H. Loh, Scalability of 3D-integrated arithmetic units in high-performance microprocessors, 44th annual conference on Design automation (DAC '07), 2007, pp. 622-625