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合纵连横的3D IC国际研究趋势(上)
工研院系统芯片科技中心3D IC系列(6)

【作者: 唐經洲】2009年11月03日 星期二

浏览人次:【6877】
  

3D IC异质整合复杂度高


由于3D IC的研发工作是一件庞大的整合工作,初期研发不是一间公司所能负担的起,加上其异质整合的特性,虽然号称可以不必使用最前卫的CMOS技术,不过整合复杂度其实会超过SoC设计。目前,从亚洲到欧洲及美国都成立了一些研发联盟来堆动 3D IC的研发工作。这些联盟就是希望异业结合,来创造一个虚拟的IDM,所以不同于一般的 IDM厂,他们整合制程、材料、仪器、测试封装等上下游之产业链,尝试以分工合作的角色来垂直整合3D IC的研发工作,基于一个共同的测试平台或制程,做到相互扶持,利益分享、知识分享与风险分担。各个团队所在地区不同,组合状况也不同。基本上有的以制程为主,其整合晶圆代工厂、专业封装厂与材料及设备商,有的以标准制定为准,当然也有以学研单位为主。以下为目前收集到的一些世界上推动3D IC 的单位或联盟。我们分为二期帮大家介绍。



Pidea


这是一个欧盟Eureka Cluster计划下的组织。这个计划着重于高密度的联机与封装技术‎[1]。虽然这个计划时程仅有2002~2005 年,但是,当时即点出了高密度联机技术下的可能的应用方向。当时也已经希望用内存堆栈来证明晶圆级封装(WLP)的技术能力‎[2]。



应用方向包括:




  • ●高速网络(high speed networks)



  • ●高速数据处理的处理器(high speed data processors)



  • ●消费性电子产品(consumer electronics)



  • ●智能卡(smart cards)



  • ●电动汽车(automotive)



  • ●太空设备(aerospace)



  • ●铁道设备(railways)





其会员组成如图一所示。




《图一 Pidea 会员示意图》




EMC 3D 论坛(EMC 3D)


EMC-3D(Semiconductor 3D Equipment and Materials Consortium)成立于2006年9月,这是目前所知较大的一个3D-IC论坛,参与的厂商偏向设备与材料领域,其相关公司如表二所示。EMC-3D目标为2009年能达到每片晶圆拥有成本(Cost of Ownership)低于美金200美元以下,EMC-3D发展的技术主要希望可以用DRIE或者雷射方式达到via介于5um~30um之间,并使用12吋晶圆。



该组织成立后的三年的目标就订为:



(表一) EMC3D 年度工作目标[8]



















Year

Goal

Year 1

Demonstrate integration (or stackability) of via-first TSV technology on 200mm wafers with members’ equipment and process technologies with CoO≈400-500$ / wafer.

Year 2

Demonstrate integration and reliability of TSV technology(via-first or via-last depending upon technology trends) on 200mm wafers with members’ equipment and process technologies with CoO ≤300$ per wafer.

Year 3

Demonstrate seamless integration and reliability of TSV technology (via-first or via-last depending upon technology trends)on 300mm wafers with members process and equipment technologies with CoO of < 200$ / wafer.




到了2008 年EMC3D至少做到了:




  • ●Via DRIE etch and laser drill(5~30um on 200 and 300 mm wafers):也就是挖孔的方式会用干式深反应式离子蚀刻(Deep Reactive Ion Etching; DRIE)或者是雷射的方式,可以在 200~300 mm的晶圆上挖出孔径 5~30um的Via。



  • ●Insulator/barrier/seed deposition:也就是Via成型过程中所需的绝缘层,扩散障碍层,与种晶层。



  • ●Micro via patterning with RDL capabilities:也就是具有重新分配层(Redistribution Layer;RDL)的微孔化技术。



  • ●High-aspect-ratio copper plating:也就是深宽比的电镀铜技术。



  • ●Carrier bonding/debonding:也就是载体与晶圆的黏合与分离技术。



  • ●Sequential wafer thinning:也就是连续性的晶圆薄化技术。



  • ●Backside insulator/barrier/seed deposition:也就是晶圆被面(Backside)的所需的绝缘层,扩散障碍层,与种晶层技术。



  • ●Backside lithography:也就是晶圆背面光学微影技术。



  • ●Backside contact metal plating:也就是晶圆被面金属连接层的电镀技术。



  • ●Chip-to-wafer placement and attach:也就是晶粒到晶圆片的置放与附着技术。



  • ●Laser dicing:也就是雷射切割





其中Barrier Layer由于铜本身扩散系数高,以及在硅基材中形成深层能阶,便组件电性劣化。再者,铜对介电层的附着性差,因此需要一层扩散障碍层作为铜与介电层之间的缓冲层。现今研究中的铜扩散障碍层中有:TiN、WN、TiWN以及TaN等等。这些材料具有高温热稳定性及良好的导电性,在这些材料中,钽为主的材料具有较佳的抗铜穿透能力。钽本身不会和铜形成化合物,因此Cu/Ta/Si的结构在高温下仍非常稳定。对氮化钽来说,其晶粒缩小,氮在氮化钽中的含量增加,可以有效抑制铜原子的快速扩散。



(表二) EMC-3D Consortium(http://www.emc3d.org/)之会员示意表





























































































Catalog

Company

Website

Note

Equipment

SemitoolSemitool

www.semitool.cm

Plating, Thinning (Wet-etch based)

Alcatel AAMS


Alcatel

www.adixen.com

Via Etch, Dicing (Dry-etch based)

XSiL


XSiL

www.xsil.com

Via Drill, dicing (Laser-drill based)

EVG


EV Group

www.evgroup.com

Stacking, Alignment, Resist process

Isonics


Isonics Corporation

www.isonics.com

Sequential Wafer Thinning

 

Datacon


Datacon

www.datacon.at

Die-to-Wafer pick and place, Die Bonding

Materials

Rohm and Haas PFTRohm & Haas

www.rohmhaas.com

Plating chemicals

AZAZ Electronic Materials

www.az-em.com

Photoresists

Enthone (Cookson Electronics)


Enthone

www.enthone.com

Plating chemicals

Brewer Science Brewer Science, Inc.

www.brewerscience.com

Adhesives

R&D Partners

SAIT (Samsung Institute of Technology)Samsung Advanced Institute of Technology

www.sait.samsung.co.kr

Sensors/MEMS/Chip stacking

Fraunhofer IZMFraunhofer IZM

www.izm.fraunhofer.de/

Sensors/MEMS/Chip Stacking

KAIST (Korea Advanced Institute of Science and Technology)Korea Advanced Institute of Science & Technology

www.kaist.edu

Chip stacking

TAMU (TexasA&MUniversity)


Texas A&M University

cheweb.tamu.edu

Electrochemical Studies

CEA-Leti


CEA LETI

www.cea.fr


 

Sensors/MEMS/Chip Stacking

NXP


NXP

www.nxp.com

Sensors/MEMS/Chip Stacking




3D 全硅制程模块论坛(3D All Silicon System Module Consortium;3DASSM)


此联盟由乔治亚理工学院的微系统封装研究中心(Microsystems Packaging Research Center)与位于德国柏林的IZM-Fraunhofe及南韩的KAIST共同成立。从这个组织的名称就知道这是一个希望以硅制程来完成所有3D IC「硅统」设计工作的团队。



从图二来看,Die与Die之间的联机并不全然靠TSV,从图上得知,Die2有挖TSV,Die3则没有,所以这两个Die可能是以Flip Chip且以面对面的方式堆栈。Die1与 Die2则透过下层的硅基底用TSV相连,最下层则以传统的Solder Bump 与外界相接。



《图二 3D ASSM 联盟的3D IC(2008)‎[4]》


2008年主要工作内容如下,大致上分为六大类‎[4]‎[5]:



3D All Silicon System Module Design


着重在全硅制程的3D IC 模块,这部分的目标包含了如下的一些技术:




  • ●Signal & power integrity & EMI



  • ●Inter-stack coupling, TSV shielding



  • ●RF/analog circuit and low power Designs



  • ●Yield and test issues, Embedded BIST in Si substrate





Si Substrate with Multilayer Wiring and Shielded TSV


希望以硅基底提供多层的绕线可能与具有防护功能的 TSV,这部分的目标包含了如下的一些技术:




  • ●High density, fine pitch multilayer build up



  • ●Si Core with optimized TSV materials & processes





Low Cost TSV


低成本的TSV这部分的目标包含了如下的一些技术:




  • ●Lower cost TSV formation filling, and reliability



  • ●Bonding and assembly of 3D stacks





Thin Film Active and Passive Components


薄膜式的主动或被动组件,这部分的目标包含了如下的一些技术:




  • ●Ultra high Q RF inductors, High k, highµ materials



  • ●Miniaturized High Efficiency Silicon Antennas



  • ●Reconfigurable micro-antenna arrays in 3D wafer RDL



  • ●Low loss and high K RF capacitors



  • ●Horizontal and vertical EBG structures



  • ●Embedded and transferable actives





IC to Si Substrate-Board Interconnections and Reliability


晶粒到基底电路板的连接技术与可靠性,这部分的目标包含了如下的一些技术:




  • ●Low temperature Cu-Cu & Cu-Sn bonding



  • ●Reactive thin film, metal-based bonding



  • ●Advanced Open end CNT Interconnections



  • ●Wafer level underfills for adhesion, stress relief & gap fill



  • ●Flex SMT interconnections between Si substrate - PWB Board



  • ●Interfaces, adhesion, and reliability



  • ●Solder filled adhesive interconnect





Advanced Thermal Solutions:


前瞻的热处理能力,这部分的目标包含了如下的一些技术:




  • ●Modular heat spreaders



  • ●Liquid cooling solutions for 3D systems



  • ●System level thermal modeling for 3D systems design





图三则是3D ASSM的另一个3D IC 的梦想,这个3D IC比图二多了很多技术需求。首先,我们发现有不同尺寸大小的TSV,也就是有大的由最上贯穿Silicon Core到最下层,也有尺寸小的TSV,它用以贯穿几个不同的Die,这些Die又被包围在一个Silicon Core中。图四为3D ASSM 的发展重点。图五是3D ASSM认为3D IC/TSV不同的应用层次,左图为两个晶粒单纯利用TSV垂直相连,中间TSV与Interposer结合的晶粒堆栈,右图完整的一个晶圆片的模块。表三则是3D ASSM针对WLP所用到的Interposer 所定的目标规格。




《图三 3D ASSM 联盟的3D IC理念》





《图四 3D ASSM 联盟的发展重点(2009)》





《图五 3D ASSM联盟的3D IC应用层次(2009)》




(表三) 3DASSM 针对WLP Interposer 的目标规格























































Si Core Thickness

150-200um

Substrate Lines/Space

1-5u for research, 10u for phase 1 demonstrator

Build-up Layer Via/Pad Size

10-25um Vias, Via-pad registration <10um

\# of build-up dielectric layers

2 on each side

Total metal layers

6

Dielectric Material

Low modulus, Low CTE thermosetting

Dielectric Layer Thickness

10um per layer (dry film)

Metal Thickness

3-5um per layer

Cost

Comparable or less than organic substrate benchmark

Reliability

JEDEC standard, MSL pre-conditioning (Level 2-3), 3x Solder reflow at 260OC, 1000 cycle -40 to 125 TC, HAST 121 C, 85%RH, 96 hours

Conductor loss

<0.1dB per mm

Dielectric loss

< 0.005 @1GHz

Tolerance

+/-% on lines/spaces, thickness




3D IC Alliance


这个联盟由两家主要的3D-IC设备商所创立:Tezzaron与Ziptronix。目前,较为重要的成就是公布了一个针对内存的3D-Memory规格IMIS(Intimate Memory Interconnect Standard)。



这个标准是由3D-IC联盟发起的内存互连标准(Intimate Memory Interconnect Standard;IMIS),用来制定3-D堆栈内存芯片的官方标准。内存包含了SDR DRAM、DDR DRAM和DDR Flash、QTR DRAM、NBT SRAM、DTR SRAM、QTR SRAM和Dual Port。这个标准到了2008年6月1日才有第一个版本制定出来‎[6]。



Intimate有点是接触皮肤的意思,亦即在内存表层定义一个高带宽的垂直总线,以便让上层的主控制Host IC 可以与其相连。内存 IC与主控制IC虽然是分别制造,但是,内存IC看来就像是主控制IC的嵌入式内存。所以不需要准备特别的chip-to-cip I/O,即使是ESD组件也可以省了‎[7]。IMIS所定义的带宽高达1024bit。标准内定义一个 I/O Port(Pin Grid),Port的高度为450um(19 pin),宽度为2000um(80 pin),如图六所示。



每一个Pin就是一个Cell,每个Cell的大小为25um×25um(注),在这个面积里面,每一个Pin的实际面积大小是15um×15um。表四为IMIS定义之Pin,因为横向的大小有2000um,共有80 Pin,所以这个表格只是全部表格的1/8。目前已经有该联盟的发起成员Tezzaron半导体和Ziptronix并已开始制造采用IMIS埠的内存芯片。(待续)




《图六 IMIS Port Layout》





《表四 IMIS 标准之Pin Port定义(Columns Through 9) 》


Pin Port 说明:这里原有的标准可能有误。因为,根据标准,高度只有450um,而每一个Cell为25um×25um,若是安排 19pin则需要475um。




(本文作者为工研院系统芯片科技中心主任室特别助理)



<参考数据:



[1].Philip Pieters, EUROPEAN MICROSYSTEM \& MICRO-NANO TECHNOLOGY NETWORK, IMEC, Available At: http://www.eminent-microtechnology.net/downloads/2-1_Deliverable.pdf, 2002



(本文作者为工研院系统芯片科技中心主任室特别助理)



[2].Gilles Poupon, Integration and packaging components: new challenge for the System Integration, ESCT 2006 – WLP Panel Session, Available At: http://141.30.122.65/PanelDisc/3-Poupon-ESTC_Panel-Session.pdf, 2006



[4].Microsystems Packaging Research Center, College of Engineering, Georgia Tech. 3D All Silicon System Module (3DASSM) Consortium Workshop, Available At: http://www.prc.gatech.edu/events/3dassm, 2008



[5].Semiconductor International , 3D All Silicon System Module, Available At: http://www.semiconductor.net/event/2140152091.html, May.11, 2008



[6].3D IC Alliance, IMIS-Intimate Memory Interface Specification, Available At: http://3d-ic.org/standards.html , 2008



[7].Philip Garrou, Recent 3D IC Integration Activity, Semiconducgtor International, Available At: http://www.semiconductor.net/blog/200000420/post/490030649.html, Jul. 27, 2008



[3].张鼎张、郑晃忠,杨正杰,铜金属化制程简介,National Nano Device Laboratories (NDL) 第五卷第三期,Available At: http://www.ndl.org.tw/cht/ndlcomm/P5_3/P5_3.htm, 2009



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