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迈向1nm世代的前、中、後段制程技术进展
逻辑元件制程技术蓝图概览(下)

【作者: 愛美科】2020年12月08日 星期二

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为了推动晶片市场迈向1nm世代,本文上篇介绍了前段、中段与後段制程的主流技术及其面临的挑战,并进一步探讨这三大制程模组中更具创新的其他技术;下篇则将延伸至更进阶的制程技术开发,集结爱美科不同逻辑元件研究团队的见解。


创新制程技术

後段制程:混合金属布线、半镶嵌制程

为了与前段制程的微缩进度维持同调,在最关键的局部导线层(M1与M2)上的金属导线间距最终也会缩减至21nm。这些层片之间的通孔(via)临界尺寸也就必须小至12~14nm。


在传统的铜双镶嵌整合方案中,阻障层与衬垫层(liner)在实际进行铜布线前就会被沉积在通道(trench)与通孔内,但是,如果要以如此紧凑的尺寸制造晶片,阻障层或衬垫层会太占空间,导致用来填充铜的空间不足。这会对通孔的电阻与变异性(variability)产生负面影响,且已变成微缩的限制。


此外,由於晶片设计对高电流密度的要求,电迁移的可靠度(reliability)也面临挑战。混合金属布线(hybrid metallization)是解决这项挑战的方式之一。在这套架构中,通孔采用替代金属,例如??(Ru)、钨(W)或??(Mo),并连至晶片底部的铜线,完全不需阻障层。如此,铜线障壁能变得更薄(2nm),同时维持电迁移的可靠度,并降低通孔的电阻。


尽管就电阻而言,这个方法颇为诱人,但是否能同时具备可靠度这也是为了要发展成解决方案而正热烈投入的研究领域,仍是关键。



图六 : 混合金属布线的架构示意图。
图六 : 混合金属布线的架构示意图。

为了将导线间距减至21nm以下,爱美科提出了半镶嵌制程,成为引人注目的方案。其关键在於控制电容时容许互连导线增加高度,进而促使整体电路的电阻电容(RC)值获益。



图七 : 半镶嵌制程模组的示意图(左图)以及其扫描式电子显微镜(SEM)影像(右图)。
图七 : 半镶嵌制程模组的示意图(左图)以及其扫描式电子显微镜(SEM)影像(右图)。

在制程技术方面,半镶嵌制程采用可图形化的替代金属材料,最终还有气隙(airgap)。而与双镶嵌制程相比,其根本差别在於省去金属材料的化学机械研磨(CMP)在双镶嵌制程,那是最後一道步骤。


在半镶嵌制程,通孔以单镶嵌的方式进行图形化,接着进行以金属填充,然後过度填充(overfill)意指继续沉积金属,直到介电层上方形成一层金属层(也就是不含阻障层的金属层,像是Ru或Mo)。接着再进行光罩、蚀刻来制造金属导线。这样就能产出比双镶嵌制程还要高深宽比的导线,从而降低电阻。金属图形化之後,导线之间的间隙可用介电质填充,或是当作局部导线层的局部气隙(partial airgap)。


预计到了第二代的半镶嵌制程,就能制出全局气隙(full airgap),且有序金属合金也有可能在後段制程的後续阶段中被用来当导体。这一连串的措施可以实现世代更迭的渐进改良。运用气隙,就能抑制因采用高深宽比导线所带来的电容增加。


半镶嵌制程预计会用来制造最关键的金属层M1和M2,还能在上面那些重要性相对较低的互连导线层中,与传统的双镶嵌制程或混合金属布线方案整合。



图八 : 可用於半镶嵌制程的相关技术。
图八 : 可用於半镶嵌制程的相关技术。

中段制程:微缩加速器推动的连接性革命

为了提升布线性,在中段制程已经可以看见结构性的微缩加速器获得采用。这种连接性(connectivity)的演化或说是革命将会持续,并开放中段制程导入其它分层,端视元件与互连导线之间的连结需求而定。举例来说,叉型片的元件架构就能实现弹性更高的闸极连接与截止,进而增加布线弹性。


埋入式电源轨(puried power rail;BPR)则是另一项新兴技术。电源轨是电力传输系统的一部份,且通常用於晶片的後段制程,也就是Mint与M1金属层。埋入式电源轨正好相反,於前段制程埋入,以有利於释出互连导线的布线资源。


埋入式电源轨架构充满挑战性,并直接影响了前段与後段制程。在2020年超大型积体电路研讨会(VLSI 2020)上,爱美科在FinFET CMOS的测试晶片上展示了一套基於钨(W)的埋入式电源轨整合方案,并未对CMOS特性产生负面影响。其他的互补评估研究亦显示,在逻辑与SRAM的晶片设计中导入埋入式电源轨来当作微缩加速器,可以提供系统级的优势。


这套整合方案还能以所谓的VBPR架构进一步扩充。在VBPR架构中,连至埋入式电源轨的通孔与中段制程的分层(M0A层的导线)压合。爱美科团队在VLSI 2020上展示了钨基的埋入式电源轨方案,将Ru通孔(即VBPR)用来当作埋入式电源轨与M0A层Ru导线的接面。该方案在电阻与电迁移方面获得了优异表现。



图九 : 整合钨基BPR导线与FinFET矽晶片的穿透式电子显微镜(TEM)影像。
图九 : 整合钨基BPR导线与FinFET矽晶片的穿透式电子显微镜(TEM)影像。

此外,要进一步降低源极与汲极的接触电阻,还需要更多创新。爱美科已经提出了优化的接点方案,包括以原子层金属沉积制成的环绕式接点,用以作为钻石磊晶接点的替代方案,它能再度扩展接点面积,严格来说这样就能降低接触电阻。


续进1nm节点 延伸更多开发选择

前段制程的CFET:通往3T逻辑标准单元的途径

对5T以上的架构来说,要进一步降低元件高度,主要受限於布线性问题这应该要在逻辑区块级进行检视。为了优化布线性,我们采用了互补式场效电晶体(complementary field effect transistor;CFET),进而扩展摩尔定律的极限。


CFET的概念是将nFET以鳍对鳍(fin-on-fin)或片对片(sheet-on-sheet)的方式摺叠於pFET之上,从真正的意义来说,也就能完全利用以3D方式进行元件微缩的所有可能。


该架构的最大优势在於尺寸微缩,最终能将3T逻辑标准单元与SRAM单元的电路布局面积锐减。



图十 : 互补式场效电晶体(CFET)的架构。
图十 : 互补式场效电晶体(CFET)的架构。

爱美科在VLSI 2020已展示首个实验性概念验证的CFET元件,以单晶制造。该研究团队成功克服了这套复杂的制程方案中的严峻挑战,CFET在块材基板上「从脚到头」制成。


目前,序列CFET制程(sequential CFET)也在研究中,以作为制程复杂度较低的替代选择。在序列CFET制程,在生成最底层的元件(例如pFET)之後,会接续进行晶圆接合,以产生最上层元件(例如nFET)的通道,接着才是制造最上层元件。序列CFET提供最上层元件更弹性的通道材料选择。


後段制程:「并合通道高度零通孔」与探索替代导体

在後段制程,金属导线与通孔的电阻与电容仍是最重要的叁数。解决方法之一是采用替代的金属布线架构,通常被称为「并合通道高度零通孔」(hybrid-height with zero via;H2 with zero via)。根据金属导线的不同应用需求,该方案能灵活地以电阻换取电容。


其概念是将每层金属层细分成三个独立的子层(sub-layer):中间导线层,以及可向上或向下延伸的分层。每层金属层现在就有四种可能:


1.单一中间导线层


2.中间导线层与下方延伸层


3.中间导线层与上方延伸层


4.中间导线层与上下方延伸层


如此一来,就能在相同的焊装面积下调整金属导线的高度与深宽比。举例来说,如果要将某导线当作电源轨会对电阻极为敏感,那麽就能以高深宽比(因而具备低电阻)来制造;但要是该导线需要传输讯号,那麽就只会采用中间导线层,以维持低电容。这套架构不仅提供以电阻换取电容的弹性,预计还能提升整体电路的能耗与传输速度。


从制程的角度来看,不同的通道高度可以透过金属凹槽蚀刻(recess etching)来制成。透过掘入一条直通到底的凹槽,就能用来当作垂直的通孔接线,因此就不再需要传统的通孔结构。爱美科目前正在处理「并合通道高度零通孔」架构的制程所带来的各式挑战。



图十一 : 用於第二层金属层(M2)的「并合通道高度零通孔」架构概念图。
图十一 : 用於第二层金属层(M2)的「并合通道高度零通孔」架构概念图。

此外,将标准单元面积缩至3轨~4轨,就需要电阻极低的导体。爱美科探索了无数种新颖的导体材料,它们必须比Ru与Mo具备更好的优势。这里 所谓优势,指的是整体电阻与金属内部载子平均自由路径(mean free path)的乘积。受到关注的是有序的二元介金属化合物,要在极度微缩的尺寸下具备低电阻,例如??基或铝基化合物如AlNi或RuV3就属於这类,虽然这两者皆非唯一选项。


全始计算的结果显示,多种金属在将来的互连导线应用上具备富有前景的特性。寻找下一代的新兴导体并不容易,但令人振奋的是,世界各地已有数个研发团队开始接受开发新兴材料的想法,并在找寻合适的选择。


就更长远来说,异质的石墨烯/金属导体也是有趣的替代方案。我们知道石墨烯的原子结构很薄,且具备良好的导电与导热特性。然而它无法保有充足的载流子,因此不能用来当作局部互连导线。


但其实还是有办法来调节石墨烯的传导性。其中一个方法是利用异质的金属/石墨烯方案,将金属(如铜、??、??等)封装在石墨烯之内。爱美科稍早验证了这种异质方案能够达成低电阻与高热稳定性。


中段制程

为了进一步??解布线壅塞的问题,并满足新兴电晶体架构的需求,中段制程需要更进一步创新。例如,CFET所需的创新解决方案会关注在闸极接点如今这在nFET与pFET元件中相当常见。


此外,高深宽比的通孔会将不同结构单元互连这些单元现已扩展至3D结构。然而,这些深通孔的主要寄生电阻也需调降。透过导入先进的中段制程接点(例如材料选用Ru),就能实现上述目标。


结语

随着微缩推进至5nm以下,晶片制造商可能会渐渐放弃采用主流技术,像是前段制程的FinFET、後段制程的铜双镶嵌制程,以及中段制程的传统接点方案。爱美科的两位计画主持人於本文呈现了下一代的前、中、後段制程技术,以及其他能够进一步推动未来的创新选择,开出一条迈向1nm世代的可能途径。


(本文由爱美科授权刊登;作者Zsolt Tokei1、Naoto Horiguchi2为爱美科1奈米互连导线研究计画主持人、2逻辑CMOS微缩研究计画主持人;编译/吴雅婷



**刊头图(source:imec-int.com)


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