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以合适Redriver或Retimer元件扩展PCIe协定讯号范围
 

【作者: Tam Do】2021年12月21日 星期二

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高效能云端计算系统对资料速率的要求不断提高,这让资料中心设备部署中的各类元件面临讯号完整性的重要挑战。资料速率增加导致讯号传输距离变短,并且限制系统的可扩展性。尽管Redriver或Retimer元件可帮助解决限制问题,但二者皆各有优缺点。本文介绍这些元件如何扩展周边元件高速介面(PCIe)协定讯号范围,以及如何选择在目前甚至未来最适合计算系统和NVMe储存应用的协定。


PCIe讯号完整性挑战

PCIe介面标准是目前高效能计算系统和资料中心最常用的一种介面标准。 PCIe的资料速率已从第一代(Gen1)的2.5GT/s发展到第五代(Gen5)的32GT/s。与上一版本的资料速率相比,第六代(Gen6)的资料速率将再次实现翻倍。频率增加已然实现,可以支援更高的资料速率,因此面临的挑战是以合理的系统成本来保持足够的讯号完整性。 Redriver和Retimer元件均为可以弥补欠缺的解决方案。


FR4印刷电路板(PCB)是电子行业最常用并且最具成本效益的材料。 FR4 PCB材料在相对较低的频率下呈现出色的效能,可接受的衰减低于10 GHz。但是,随着资料速率的提高,FR4材料的频率回应能力也相应下降。 Megtron 6等其他PCB材料虽然频率回应能力强、讯号损耗少,但成本十分高昂。例如,Megtron 6的成本约为FR4的七倍。其他能够在微波频率范围内运行的材料的成本更高。


图一为FR4和Megtron 6 PCB材料的PCB衰减曲线。视PCB复杂性和尺寸而定,改用高品质材料PCB的成本可能令人难以承受。



图一 : PCB材料衰减与频率的函数关系
图一 : PCB材料衰减与频率的函数关系

一些应用可能需要使用连接器将讯号传送到设计的其他部分,如背板和板外附加转接卡。连接器也是造成讯号损耗的一个因素。 PCIe CEM连接器在32 Gbps的速率下会增加约1.5 dB的损耗。 PCIe Gen5标准规定,允许的通道损耗预算为36 dB(端到端)。


使用Redriver或Retimer可协助保持PCIe讯号的完整性。要做出正确选择,需对两者之间的差异有基本了解。


Redriver介绍

Redriver是一种带接收(RX)端等化器(EQ)的高频宽放大器,可补偿因PCB走线或缆线而导致的频率相关衰减。连续时间线性等化器(CTLE)的主要功能是使失真波形闭合的「眼睛」张开。发送(TX)端可包含预加重功能(发送等化器),用来预先形成发送波形。如果走线或缆线长度超出标准范围,则可透过在DisplayPort、USB、Thunderbolt、HDMI和PCIe等序列介面的路径中放置Redriver来加强其讯号完整性。类比放大器未经历链路训练过程,因此不会区分任何特定的协议标准。由于与协议无关,链路可能不符合任何介面标准。类比电路的特性使其不需要时钟。


Redriver的主要缺点是它在放大资料讯号的同时,也会将讯号路径中的任何杂讯放大。放大器本身具有本底杂讯,会在讯号的整体杂讯图中加入自身的杂讯。典型的线性Redriver等化器可为讯号增加8 ps的固有抖动,并对符号间干扰(ISI)抖动进行校正。 Redriver无法补偿非ISI抖动。与Retimer相比,在某些情况下,Redriver的功耗和总成本更低。典型的Redriver延时约为100 ps。图二概括了类比单通道Redriver的关键构件。



图二 : 单通道Redriver架构图
图二 : 单通道Redriver架构图

Redriver中的高频宽放大器可以是线性放大器,也可以是限幅放大器(非线性)。视具体设计而定,线性放大器可提供一些针对PCIe协议的伪链路训练功能。限幅放大器不支援针对任何协议的任何类型链路训练序列。限幅放大器仅支持两个阈值电平来确定所接收讯号的状态。由于大多数链路训练脉冲需要检测中间阈值,因此对于Redriver而言,要支持训练序列极其困难。这就是限幅放大器的「盲点」。


Redriver的自身限制

如果应用规模足够小,并且提高讯号传输距离并不过于复杂,则Redriver可以支援PCIe Gen 1到Gen 3的资料速率。但随着设计规模和复杂性的提升,如果仍然使用具有成本效益的材料,Redriver将再也无法补偿讯号损耗。串联(cascading )两个Redriver来解决这一问题不切实际。任何杂讯或随机抖动都将随目标讯号一起放大。类比放大器无法重置任何杂讯或时序预算。因此,级联两个Redriver实际上会将资料的杂讯量加倍。


从讯号完整性角度而言,16 Gbps资料速率的PCIe Gen 4所带来的挑战更为艰巨。大多数PCIe Gen 4介面应用都处于云端储存、伺服器和高效能计算平台中,在这些应用中,需要透过长走线、连接器、缆线、插槽和转接卡(AIC)来驱动16 Gbps链路。在资料中心基础架构用例中,Redriver在这样的资料速率下根本无法使用。


2019年,随着PCIe 5.0的发布,资料速率提高到32 Gbps。部署资料速率不断提高的PCIe链路的主要推动因素是采用400 Gbps乙太网、多重200 Gbps无限频宽以及加速器/GPU组件和技术的高阶网路系统。促使资料速率提升的另一个因素是部署在企业伺服器和储存系统中的NVMe SSD元件。其他串列协定(如USB4.0、DisplayPort 2.0和Thunderbolt 3.0)也逐渐实现了资料速率加倍。


Retimer前来救场

面对解决这些高速讯号完整性问题的要求,自PCIe Gen 4开始,PCIe标准对PCIe Retimer要求进行了定义。该标准将Retimer定义为一个元件,该元件能识别实体层协定,并且必须能透过Retimer每一端的任何相容通道与任意元件对进行交互操作。因此,Retimer的复杂程度高于Redriver。


图三显示单通道双向Retimer的高阶架构。 PCIe标准将其称为PCIe x1配置。大多数PCIe Retimer为x4(共8个通道:4个RX,4个TX)、x8(16通道)或x16(32通道)。实体层是物理介质连接(PMA:物理子块),收发资料的串列器/解串器(ERDES)位于其中。 PMA是一个混合讯号构件。在接收端,它会对失真讯号进行均衡处理,并使用CTLE对杂讯进行滤波。 Retimer的核心是一个时钟和资料恢复(CDR)模组。 CDR将嵌入式时钟连同并行域中的资料一起恢复。PMA模组将并行资料序列化以便于传输,并将接收的资料解串为物理编码子层(PCS)块。眼图监视块生成一个接收眼图的即时捕获波形,以进行除错。 PCS负责处理链路训练状态状态机(LTSSM)和PIPE(PCIe的PHY介面)功能。 PCS是一个纯数位部分。



图三 : Retimer架构图
图三 : Retimer架构图

表一概括了Redriver与Retimer之间的主要差异。


表一:Redriver和Retimer比较

 

Redriver

Retimer

协议

不可知

可知

外部时钟

级联

潜在

-100ps

64ns 基于 PCI 4 & 5 规范

协议链路培训

功率和成本

较高

均衡器

CTLE

CLTE, DFE 和发送器 FIR

抖动

减少确定性抖动(Dj),位祝你好运增加随机抖动(Rj

消除 Dj 并完全重置 Rj

调试模式

眼图监控、链路状态状态、接收器裕度


PCIe应用中的Retimer示例

PCIe标准是部署在资料中心内用于记忆体、伺服器和网路架构的元件所使用的主要介面标准。 CPU利用高速PCIe介面将I/O事务作为PCIe根联合体传送给所连接的SSD驱动器或其他端点元件。图四举例说明了从CPU到这些端点的拓扑结构。 PCIe开关提供额外扇出,可支援更多的端点目标。目前,Retimer已成为支援透过CPU板、背板、电缆和转接卡实现讯号扩展的必备元件。



图四 : 采用PCIe Retimer的伺服器的示例
图四 : 采用PCIe Retimer的伺服器的示例

此外,当缆线和/或多个连接器在资料路径中时,PCIe Retimer通常用于支援讯号调节。 Retimer通常在下文列出的CPU与端点之间使用,如图五所示:


‧ CPU -- Retimer -- 转接卡(AIC)


‧ CPU -- Retimer -- Riser卡 --AIC


‧ CPU -- Retimer -- 电缆 -- 开关 -- AIC


‧ CPU -- Retimer -- 电缆 -- AIC



图五 : Riser卡上的Retimer到AIC以及主机板上的Retimer到AIC
图五 : Riser卡上的Retimer到AIC以及主机板上的Retimer到AIC

在很多资料中心系统应用中,Redriver和Retimer都可以协助保持讯号完整性。视设备设计的复杂性和资料速率而定,Redriver可用于以较低资料速率运行的小型系统。当资料速率高于16 Gbps时,Redriver不足以补偿明显的讯号降级。 PCIe 4.0和5.0需使用Retimer来达到合规目的。 USB 4.0和Thunderbolt 3.0等其他串列协定也在其透视图规范中规定了Retimer要求。


由于Retimer会重置讯号抖动预算,并重新生成用于重新传输的干净讯号,因此不存在插入损耗,并且设计人员能够以合理的系统成本实现其电脑系统和NVMe储存应用的全面效能优势。


(本文作者Tam Do为Microchip资料中心解决方案产品部市场行销工程师主管)


参考资料

[1] https://www.intel.com/content/dam/www/public/us/en/documents/white-papers/serial-bus-white-paper.pdf


[2] https://pcisig.com/sites/default/files/files/PCI-SIG_Webinar_Retimers_final.pdf


[3] https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/an/an766.pdf


[4] PCI Express Base Specification Revision 5.0 Version 1.0, 2019: https://pcisig.com/


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