如果需要进行验证测试或为电路除错，可以运用逻辑分析仪结合激发与即时信号轨迹撷取的方法来节省时间。这篇文章将探讨三种方法，以说明如何运用激发与即时信号轨迹撷取能力的组合进行除错，包括：

《图一 数字电路功能区块图》

方法一：模拟电路信号并撷取输出轨迹

第一种方法是模拟输入电路的信号并使用逻辑分析仪撷取输出信号轨迹，这是测试电路功能的传统方法，先利用码型产生器（PG）模拟输入电路的信号，再使用逻辑分析仪撷取输出信号轨迹，以验证电路对特定激发条件的反应是否正确。内建了码型产生器的逻辑分析仪可以为数位系统的验证与除错作业，提供一套密切整合的解决方案。

如果有好几个设计团队一起同时进行设计，且信号输入的部份尚未完成时，这种方法特别好用。以一个简单的数位电路功能区块图为例，如(图一)所示，如果设计子系统B的工程师团队已经完成设计，可以开始进行测试，但子系统A和C尚未设计完成，此时便可以利用码型产生器，提供子系统B所需的输入信号，然后使用逻辑分析仪观察子系统B的输出。透过这种方法，理论上可以测试每一种可能的输入组合，并观察相应的输出。

若为较小型的系统，可以产生一张包含所有可能的输入条件与相应输出的图表，然后逐一进行测试。但设计复杂系统的工程师基于时间和资源上的限制，通常只会测试操作上的极限或最糟状况的组合，有时称为边界的极端状况（corner case）。

高速数位测试的最糟状况测试范例：

范例A

以电路额定的最高资料速率提供交替输入的激发信号，然后使用逻辑分析仪观察输出端出现的功能性错误。常用的测试码型包括在汇流排上提供交替变换的A和5的十六进位值，或是Walking One码型。

Walking One码型可以单独测试汇流排上的每一个位元，一开始先让汇流排上的最低位元保持在高位准，所有其它的位元则保持在低位准。在每一个时脉周期中，高位准值会逐一更替到汇流排上下一个次高的位元。

《图二 总线上的串讯》

范例C

若要针对传输线、缓冲器或其它让信号原封不动经过的电路，测试是否会因串讯（crosstalk）造成资料毁损，可以将一个受害信号（victim）保持在高或低位准，同时在非常靠近受害信号的位置，提供交替出现1和0码型的攻击信号（aggressor）。在最糟的情况下，汇流排上除了其中一个以外的所有位元都是攻击信号。

设定码型产生器，使之反覆执行，输出信号到传输线的输入端（电路的驱动器），以检查电路的功能，并留意电路的接收端是否看到任何错误，或如果受害信号在接收端有所改变的话，逻辑分析仪就会触发。若要查看受害信号上的串讯，可使用能撷取眼图的示波器或逻辑分析仪系统。

范例C

当任何一条信号线因驱动力太弱或终结方式不恰当，而没有足够的时间可以充电到高位准或放电到低位准时，就会出现符号码间的干扰（ISI）。此状况可以利用码型产生器，馈入可提供最糟ISI状况的码型。在任一条信号线上，轮流出现12个高位准（1），紧接着1个低位准（0），再紧接着12个高位准（11111111111101111111111110…）的码型，对于找出个别信号线上潜在的ISI相当有帮助，当然也可以使用相反的码型（0000000000001000000…）。这些码型可以让信号达到最高或最低的充电，然后再试着于反方向传送一个脉冲。驱动力不足在传送单一个脉冲时，可能导致信号的摆动幅度无法在传输线的接收端达到必要的电压位准。

健康的系统应该可以因应所有极限状态（stressful）的位元码型。测试自动化程式可以从远端控制测试设备，包括逻辑分析仪与码型产生器的组合。

为系统除错时，如果遇到很难确切找出的间歇出现之问题，可以运用此功能强大的方法（模拟输入信号同时观察输出结果），将问题分割，各个击破。将系统分割后进行除错，并利用码型产生器提供激发信号，馈入隔离的电路中，是逐一排除有问题的系统中各个可疑电路的方法之一。

如果需要进一步探查不健康系统上其它参数方面的问题，可以利用示波器查看类比信号。 (图三)是整合在逻辑分析仪显示幕上显示的示波器轨迹，如此一来，就能以时间上相互关联的方式，将信号的类比特性与逻辑分析仪观察到的功能轨迹一并显示出来。

《图三 逻辑分析仪显示屏上显示的示波器轨迹》

方法二：撷取通讯资料流

方法二是利用逻辑分析仪撷取通讯资料流，并迅速将即时的信号轨迹转换为码型产生器的激发条件。充分利用激发/响应测试系统的方法是运用逻辑分析仪撷取通讯资料流，然后将即时的信号轨迹转换为码型产生器用的测试向量，这种方法可以大幅简化撰写码型产生器用的测试向量之工作。测试向量会决定每个时脉周期所要输出的码型，测试向量会存放在一个称为序列的清单中，当序列开始执行后，会从第一个向量到最后一个向量，依序执行清单中所有的向量。

有些软体常式可以直接将逻辑分析仪撷取到的轨迹，自动转换为码型产生器的向量。

或者，以手动的方式从逻辑分析仪的CSV档案剪下所需的资料，再贴到码型产生器的CSV档案中也相当简单。如果选择以手动方式从逻辑分析仪的档案剪下资料，再贴到码型产生器的档案中，需注意在每一种码型产生器的应用中，都会有两种序列，一个是初始化序列（ initialization sequence），可以将电路或子系统调整到一个已知的状态。初始化序列之后是主序列（main sequence），主序列用于产生实际的码型，以模拟待测电路。初始化序列只会执行一次，主序列则不同，如果启动反覆执行的功能，主序列会以回圈的方式反覆执行。将码型产生器设定为与系统相同的标签与时脉设定，然后储存为码型产生器的CSV档，则PG CSV档案中就会有正确的初始化序列。只要将逻辑分析仪CSV档案中相同标签名称的资料剪下，然后贴到PG CSV档案的主序列中，就可以复制信号轨迹的资讯。

信号轨迹的转换可以在码型产生器中进行修改，以细微或明显的方式更改激发条件。

试想一种状况：新的设计可以将原有设计的资料速率从50MHz提高到100MHz。为了提供激发信号以测试新的设计，可以将输入旧系统的信号轨迹转换成码型产生器的轨迹，再使用内部或外部的时脉，将码型产生器的时脉设为100MHz。

当想要控制输出向量的频率，且输出的向量不需要与待测系统相互同步时，可以使用内部的时脉信号源。如果需要将码型产生器的向量输出动作与待测系统同步，则要使用外部的时脉。

如果设计时无法选择撷取一段信号轨迹进行转换的话，码型产生器的介面也可以直接输入或载入ASCII文字、CSV或XML档案。

若是复杂的设计，可以考虑使用SynaptiCAD的WaveFor​​mer Pro软体。 WaveFor​​mer Pro可以从SPICE、VHDL以及Verilog模拟器产生的模拟波形资料，产生码型产生器的档案。 WaveFor​​mer Pro是一种时序图编辑器及波形转换工具，可以将超过33种不同的档案汇入超过33种模拟器和测试设备平台中，以及从这些模拟器和平台汇出。

WaveFor​​mer Pro也可以读取逻辑分析仪的档案，并产生VHDL和Verilog测试码模组，以及SPICE分段线性（piecewise-linear）电压的原始程式码。

当为码型产生器撰写程式码时，可以在初始化序列和主序列中包含预先定义的指令程式码，这些指令可以产生中断点（break）、回圈（loop）、等待外部事件或预触（ arm）信号，或是送出一个预触信号给另一部仪器。使用者可定义的巨集能产生可以接受参数的可重复使用序列，这样的弹性在原型启动（turn-on）和环境测试上相当好用。

《图四 客制化环境》

方法三：加入已知的错误

方法三为加入已知的错误以测试电路如何回应不符规格的输入信号 。在第三种方法中，着眼的是码型产生器并不限于产生完美的资料。许多工程师都会运用码型产生器，在各种能够将待测电路逼近极限的输入条件下，验证电路的输出。因此可以故意加入一些错误，以测试通讯协定检查软体、中断处理或错误处理软体。

错误检查测试的范例如下：

确切的输出码型、时脉的类型和速度，以及所需的信号数完全取决于应用，因此设定码型产生器的方式，以及所产生的信号产生序列类型都会有所不同，尽管如此，从程序的角度来看，每一次设定、产生序列以及启动码型产生器的步骤都是一样的。

结语

结合码型产生器与逻辑分析仪，可以提供数位设计人员弹性的激发/响应测试与除错平台，数位设计团队可以运用码型产生器，模拟开发中电路的数位信号，码型产生器可以代替尚未完成的部份，也可以提供激发信号以测试原型的功能。

（作者任职于Agilent安捷伦科技）