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使用多相位补偿的除小数频率合成器
台大系统芯片中心专栏(32)

【作者: 李泰成,陳兆人】2010年01月12日 星期二

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频率合成器在无线通信系统中,扮演着一个重要的角色,无论是发射机、传输机,都需要频率合成器来产生本地震荡频率。举凡手机应用GSM 900MHz与DCS 1800MHz的工作频率,蓝芽(Bluetooth)和无线局域网络WLAN IEEE802.11 b/g工作在2.4GHz的频段,或是UMTS/WCDMA工作在2.1GHz的频段。这些系统都需要相当精确的高频频率产生器,但是一般而言用于产生时序脉波的石英振荡器通常无法达到那么高的频率,所以使用锁相回路(Phase Lock Loops, PLL)将频率倍频上去达到所需之规格。锁相回路频率合成器可分成整除数频率合成器(Integer-N Frequency Synthesis)以及除小数频率合成器(Fractional-N Frequency Synthesis)。相较于整除数频率合成器,除小数频率合成器的优点在于可使用较高的参考频率(Reference Frequency)、回路带宽(Loop Bandwidth)以及有较高的频率分辨率(Frequency Resolution),其中回路带宽越高锁定速度(Settling Time)越快。




《图一 传统的除小数频率合成器》




早期除小数频率合成器是利用累加器(Accumulator)产生溢位讯号来控制除频器(Divider)产生小数之除数。然而,在这种架构下溢位讯号为规律的控制讯号,如此会产生小数突波(Fractional Spur)。为了克服这个问题,传统的除小数频率合成器通常是使用三角积分调变器(Delta-Sigma Modulator)来控制除频器,如图一。三角积分调变器的输入为一个小数值,而输出则是一序列的整数,其平均值等于输入的小数值。输出的讯号内包含了量化误差(Quantization Error),由于此量化误差(又称量化噪声)的频谱具有高通的特性,经过锁相回路电路的低通闭回路(Close Loop)后会被过滤一部份。在设计这类频率合成器时须注意高通的量化噪声是否太大。有时为了衰减量化误差会设计较低的闭回路带宽,如图二。但这样却会造成锁定时间变长以及电压控制震荡器的相位噪声效应变大。




《图二 减少带宽可降低相位噪声》





《图三 藉由补偿电路降低量化噪声》




为减少量化误差又不影响回路带宽大小,在除小数频率合成器中常会再加上补偿电路(Compensation Circuit),如图三。常见的补偿电路比如:DAC 、多相位振荡器(Multiphase VCO)等等。此架构是使用延迟组件(Delay Cell)产生相位的补偿来减少量化误差。由于在实际电路中拉线不对称、寄生效应、温度及制程变异等影响会造成一些非线性的现象,像是延迟组件(Delay Cell)不匹配、充电泵(Charge Pump)不匹配等,都会造成回路频带内的相位噪声(In-Band Phase Noise)和突波(Spurs)增加。本文着重于增进三角积分调变的除小数频率合成器的线性度,在此架构中会使用动态器件匹配技术电路 (Dynamic Element Matching)和偏移电流(Offset Current)的技巧来增进电路线性度,改善回路频带内的噪声和突波。



使用多相位补偿的除小数频率合成器



由于在实际电路中拉线不对称、寄生效应、温度及制程变异等影响会造成一些非线性的现象,像是延迟组件(Delay Cell)不匹配、充电泵(Charge Pump)不匹配等,都会造成回路频带内的相位噪声(In-Band Phase Noise)和突波(Spurs)增加。本文着重于增进三角积分调变的除小数频率合成器的线性度,在此架构中会使用动态器件匹配技术电路 (Dynamic Element Matching)和偏移电流(Offset Current)的技巧来增进电路线性度,改善回路频带内的噪声和突波。




《图四 除小数频率合成器电路》此为设计一个操作在UMTS/WCDMA 2.1GHz频段的除小数频率合成器。整个除小数频率合成器电路。如图四所示。输入的参考频率讯号为35MHz,输出为2.1GHz。其架构主要包括:延迟线路1(Delay Line 1)、相频侦测器(Phase Frequency Detector, PFD)、电流帮浦(Charge Pump, CP)、回路滤波器1(Loop Filter 1)、电压控制震荡器(Voltage Control Oscillator, VCO)、除频器 (Divider)、延迟锁定环(Delay-Locked Loop)和数字控制电路(Digital Control Circuit)。




其中由延迟线路1、延迟锁定环和数字控制电路所形成的相位补偿电路就是用来减少量化噪声的设计。图五为相位补偿电路。





《图五 相位补偿电路》




延迟线路1由三十二个延迟单元(Delay Unit)串联而成,图六之一为延迟单元的示意图。为延迟组件的延迟时间。当控制讯号pi[k]=0时,输入讯号将走快途径(Fast Path);当控制讯号pi[k]=1时,输入讯号将走慢途径(Slow Path)。而数字讯号pi[k]则由数字控制电路所产生。延迟组件的总数是由三角积分调变器的量化误差以及延迟组件的延迟时间来决定,在稍后介绍数字控制电路的段落中会做更详细的解释,这里则先介绍延迟组件的延迟时间。由于设计以衰减量化误差至原本的1/8倍为目标,如此可减少约18dB的高通相位噪声,又因为频率合成器是操作在2.1GHz的频带,所以延迟组件之延迟时间为



《公式一 》


此延迟时间是用电压控制震荡器和延迟锁定环来控制,如图五。因为频率合成器的输出频率Fvco会随所选定的频带(Channel)而改变,因此为了产生Tvco/8使用了延迟锁定环。电压控制震荡器的输出先降频至Fvco/4再取0o和90o相位的讯号做锁定,如此先降频的动作可以减低功率的损耗,又取0o和90o相位的讯号做锁定可以减少延迟锁定环中所须的延迟组件。



实际上要产生一个59.5psec的延持时间在0.18m制程中是有困难的,幸而所须的59.5psec仅是一个相对值,比如走快途径时有200psec的延迟,而走慢途径有259.5psec的延迟也是可以的,见图六之二。因此,也可以设计更小的延迟时间<59.5psec。但是,并不表示组件的延迟时间越短越好。理论上若是设计更小的延迟时间来做相位补偿则量化噪声会更少,但是这样延迟组件的数量会更多,会耗费能量以及芯片面积。而且实际电路中延迟组件的不匹配会抵消原本理想中的衰减量,甚至是产生频带内噪声及突波噪声。




《图七 数字控制电路》




图七为数字控制电路。数字控制电路主要包含三角积分调变器、积分器、乘法器、加法器以及动态器件匹配技术电路。第一个三角积分调变器MASH 1-1-1的输出用来控制除频器的除数;第二个三角积分调变器MASH 1-1的输出则控制延迟线路1中延迟单元走快路径的总数;动态器件匹配技术电路的输出则指定延迟线路1中那些延迟单元操作在快路径。当y[k]决定除频器的除数时,除法器的输出讯号会产生。如图八之一较大的相位量化误差。此较大的量化误差可在数字控制电路中计算得到,再送进第二个三角积分调变器做再量化(Re-Quantization)得p[k]讯号,p[k]控制延迟线路1的总延迟时间。若让除频器输出讯号先经过延迟线路1做相位补偿则可以减少量化误差,如图八。



《图八 相位补偿示意图》 - BigPic:599x233



《图八 相位补偿示意图》 - BigPic:599x233




《图九 数字电路的数学模型》



图九是数字电路的量化误差数学模型。MASH 1-1-1输入in,输出为


《公式二 》



Q3[k]为MASH 1-1-1的输出量化误差,将此量化误差值积分后输入MASH 1-1得


《公式三 》



Q2[k]为MASH 1-1的输出量化误差。由于y[k]控制除频器的除数,因此除频器输出讯号的相位量化误差


《公式四 》



其频谱为


《公式五 》



《公式六 》


假设e3为白噪声则



《公式七 》


由公式五~七可得除频器输出讯号的相位噪声



《公式八 》


p[k]控制延迟线路1的总延迟时间,因此除频器的输出讯号经过延迟线路1后的相位量化误差为



《公式九 》


P为Tvco/的比例,工作中为8。公式九的频谱为



《公式十 》


《公式五 》



《公式十 》


假设e2为白噪声(white noise)则



《公式十二 》


由公式十~十二可得延迟线路1输出讯号的相位噪声为



《公式十三 》


T为参考讯号(Fref)的周期。从公式13中可以看到在做补偿前后量化误差的能量差(1/P)2,即在理想情况下使用延迟组件做相位补偿时频率合器输出讯号的量化相位噪声可减少约18dB。



图十为除小数频率合成器的数学模型,图中可以看到数字控制电路产生的量化误差对频率合成器输出讯号的相位噪声影响。数字控制电路产生的量化误差对频率合器输出讯号的影响为



《公式十四 》


G(f)为频率合成器的闭回路转移函数。




《图十 除小数频率合成器的数学模型》




《图十一 》


接下介绍延迟单元的个数是如何取得的。延迟单元的个数正比于MASH 1-1-1所产生的量化误差,并跟单位件之延迟时间成反比,即



《公式十五 》


用CppSim[5]仿真数字控制电路,得到p[k]的输出范围介于+16~-16之间,如图十一,因此在延迟线路1中使用了三十二个延迟单元。



由于在实际电路中拉线不对称及制程变异等影响会使延迟组件产生不匹配的情形,增加回路频带内的相位噪声和突波。为了改善这些非理想情形,在架构中使用了动态器件匹配技术电路来增进电路的线性度。动态器件匹配技术电路有许多种,比如DWA(Data weighted algorithm)、Tree Structure、Scrambling等。参考DWA的方式,因为DWA能实现一阶的不匹配噪声整型且比较容易实作。图十二为使用动态器件匹配技术电路前后延迟组件不匹配对频率合成器输出讯号的影响。



《图十二 相位噪声示意图》


相频侦测器及充电泵



如图十三,相频侦测器及电流帮浦的非里想效应会使除小数频率合成器中产成回路频带内的相位噪声或是造成马刺突波的现像。如图十四之一和图十四之二分别为理想的充电泵和充电泵有10%的不配时除小数频率合成器的输出讯号相位噪声。



《图十三 》


《图十四 相位之补偿示意图》 - BigPic:579x256


《图十四 相位之补偿示意图》 - BigPic:579x256


为了改善电路的线性度而使用偏移电流,偏移电流的目地是为了使相频侦测器输出讯号Dn有固定的方波长度,而只有Up的方波长度会改变,如此可使相频侦测器及充电泵操作时避开非线性区。相频侦测器的电路图及操作方式如图十五所示。



图十六为电流帮浦的电路图,为了加快电流帮浦的切换充放电速度,选用此电路架构可使电流源一直保持在导通状态,充电泵的左侧为复制电路(Dummy Circuit),这样的做法也可以减少电荷分享的效应(Charge Sharing)。使用NMOS和PMOS组成的传输闸(Transmission Gate)可减少电荷注入效应(Charge Injection)。在线路cpout和ref中间有个增益为1的运算放大器,是为了让两点的电压相同,这样也可以减少电荷分享的效应。



《图十六 》


除频器及电压控制震荡器


《图十七 》


《图十八 》


除频器,采用Pulse-Swallow Counter架构,如图十七。可以实现57到72的整数除数。Prescaler部份,因为是输入电压控制振荡器的高频讯号,约为2.1GHz左右,所以采用操作速度较快的Current Mode Logic(CML)的D-Latch,如图十八。



《图十九 》


电压控制震荡器架构如图十九所示。电压控制震荡器的振荡频率操作在2.1GHz,Kvco设计在200MHz。压控震荡器是采用电感-电容槽的架构,为了节省面积,使用对称式的电感来实现。利用调整可变电容的电容值来改变其震荡频率,注意这里输出端的寄生电容负载也同样影响着震荡频率,所以在设计时需要将寄生的负载也考虑进去以免频率可调范围跑出设计范围之外。另外为了补偿可能因制程变异而造成的频率飘移,加入了三组开关电容,以三位的数字讯号控制负载电容的大小,以达到消除制程变异影响的目的。回路滤波器1为三阶被动式RC滤波器,如图二十。各被动组件之参数见图二十一。







《图二十 》

《图二十一 》


频率合成器之量测结果



《图二十二 》





《图二十三 》




本频率合成器是设计操作在UMTS/WCDMA 2.1GHz频段的除小数频率合成器,使用台积电0.18m的制程。图二十二为量测的频率合成器锁定时之输出讯号频谱图,其操作频率为2.15GHz。图二十三为量测的输出讯号之相位噪声频谱(Phase Noise Spectrum),分别测试了两种情况,第一为没有使用多相位补偿技术的情形,第二则是使用多相位补偿技术的情况。从图中可发现在距中心频率10 MHz处之相位噪声可得10dB之增益。整个除小数频率合成器所消耗之电量为27.2 mW。频率合成器之锁定时间少于25 sec。图二十四为量测结果的整理。



《图二十四》


结语


本文实现了一个除小数频率合成器,使用三角积分调变器来控制除数并利用延迟组件产生相位的补偿来减少量化噪声。由于在实际电路中拉线不对称、寄生效应、温度及制程变异等影响会造成一些非线性的结果,在此频率合成器中使用了动态器件匹配技术电路和偏移电流的技巧来增进电路线性度,改善回路频带内的噪声和突波。本文使用台积电0.18m的制程设计了一个操作在UMTS/WCDMA 2.1GHz频段的除小数频率合成器。量测的结果发现使用延迟线路做相位补偿可以减少约10dB的相位量化噪声。



<作者李泰成为美国加州大学洛杉矶分校电机博士,现任台湾大学电子工程研究所副教授;陈兆人为国立台湾大学电子工程硕士,现为台湾大学电子工程研究所专任研究助理>



参考文献


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