账号:
密码:
CTIMES/SmartAuto / 新闻 /
优化TSMC InFO封装技术 Cadence推出全面整合设计流程
 

【CTIMES/SmartAuto 邱倢芯 报导】   2017年03月31日 星期五

浏览人次:【6347】
  

为提供行动通讯及物联网(IoT)应用的设计及分析能力和跨晶粒(Cross-die)互动建模,全球电子设计厂商益华电脑(Cadence)宣布针对台积公司先进晶圆级整合式扇出(InFO)封装技术推出更优化的全面整合设计流程。

Cadence针对台积公司先进晶圆级整合式扇出封装技术推出更优化的全面整合设计流程。
Cadence针对台积公司先进晶圆级整合式扇出封装技术推出更优化的全面整合设计流程。

Cadence产品工程事业群资深总监Steve Durrill表示,目前有许多行动通讯及IoT顾客想要部署台积公司InFO技术的系统。透过与台积的密切合作,我们得以帮助双方的共同客户缩短设计及验证周期时间,让客户能够更快将创新可靠的SoC推出上市。

此次强化流程中使用的工具包括OrbitIOTM互连设计器、系统级封装(SiP)布局、QuantusTM QRC萃取解决方案、SigrityTM XtractIMTM技术、TempusTM时序签核解决方案、实体验证系统(PVS)、VoltusTM-Sigrity封装分析、Sigrity PowerDC TM技术及Sigrity PowerSI 3D-EM萃取选项。

新流程能够协助系统单晶片(SoC)设计人员于单视窗支援多种制程结构环境下,快速将全系统的多晶粒及InFO封装中产生网表:OrbitIO互连设计器有效运用台积公司InFO技术整合多晶粒设计,产生可直接用于电气和时序详细分析等后续设计步骤的顶层网表。

也可直接自封装设计资料库产生标准寄生交换格式(Standard Parasitic Exchange Format,SPEF),大幅简化时序签核:传统方法需要将InFO封装设计资料库转换为IC设计资料库方能产生SPEF,Sigrity XtractIM技术却可自动产生异质InFO系统的SPEF,借此加快时​​序签核程序并缩短上市时间。

台积公司设计基础架构行销事业部资深协理Suk Lee表示,Cadence专为TSMC InFO技术所开发的流程能够为需要在有限尺寸规格中增加频宽的顾客提供帮助。此一整合式设计流程包括能够满足此一市场需求的全套Cadence数位、签核与客制IC流程技术,此合作将协助顾客以更高效率达成设计目标。

關鍵字: 跨晶粒  电子设计  益华计算机  台積電 
相关新闻
5G带来半导体大反弹 台积电今年成长有??超过17%
Cadence与博通扩大5nm及7nm设计合作
M31获颁台积电OIP生态系统论坛汽车IP论文客户首选奖
创意电子采用Cadence数位设计实现与签核流程 完成AI及HPC应用的先进制程设计
5G时代绝不落後!联发科发表5G双卡单晶片
comments powered by Disqus
相关讨论
  相关新品
  相关产品
» M31开发台积电28奈米嵌入式快闪记忆体制程IP
» 英飞凌推出全新OptiMOS 6 40 V 系列:具备优异的RDS(on)与切换效能
» NVIDIA、微软、Epic Games、Unity及各大游戏开发商於GDC 2019启动次世代游戏
» Microchip推出全新双核和单核dsPIC数位讯号控制器系列
» Diodes的双极电晶体采用3.3mm x 3.3mm封装并提供更高的功率密度
  相关文章
» 用於射频前端模组的异质三五族CMOS技术
» 面对FO-WLP/PLP新制程技术的挑战与问题
» 类比晶片需求强烈 8寸晶圆代工风云再起
» 异质整合 揭??半导体未来20年产业蓝图
» 再见摩尔定律?

AD


刊登廣告 新聞信箱 读者信箱 著作權聲明 隱私權聲明 本站介紹

Copyright ©1999-2020 远播信息股份有限公司版权所有 Powered by O3
地址:台北市中山北路三段29号11楼 / 电话 (02)2585-5526 / E-Mail: webmaster@ctimes.com.tw