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海思半導體擴大採用Cadence工具與IP進行先進製程FinFET設計
 

【CTIMES/SmartAuto 編輯部 報導】   2014年12月17日 星期三

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全球電子設計創新廠商益華電腦(Cadence)宣布,通訊網路與數位媒體晶片組解決方案供應商海思半導體(HiSilicon)已簽署合作協議,將於16奈米FinFET設計領域大幅擴增採用Cadence數位與客製/類比流程,並於10奈米和7奈米製程的設計流程上密切合作。海思半導體也廣泛使用Cadence數位和客製/類比驗證解決方案,並且已取得Cadence DDR IP與Cadence 3D-IC解決方案授權,將於矽中介層基底(silicon interposer substrate)上的單一封裝中部署眾多不同的晶粒。

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在此合作之前,海思半導體於量產的16奈米FinFET系統晶片(SoC)設計即採用Cadence的工具與IP。這個SoC具備32核心處理器與64位元架構,是以高達2.6 GHz速度執行的網路處理晶片,在設計過程中使用Cadence數位、客製、3D-IC、驗證和模擬工具與DDR4 IP。

在數位流程方面,這份協議包含Cadence Encounter數位設計實現系統、Tempus時序Signoff解決方案、Voltus IC電源完整性解決方案以及Quantus QRC萃取解決方案。在客製/類比設計方面,海思半導體設計人員運用Cadence Virtuoso客製設計平台、Spectre模擬平台、實體驗證系統、Litho Physical Analyzer與CMP Predictor。這份協議也包含增加先進製程驗證所需的Incisive Enterprise Simulator授權。

在3D-IC設計方面,海思半導體運用Cadence 3D-IC解決方案,包括Encounter數位設計實現系統與運用於IC/封裝協同設計的Allegro工具,還有運用於功耗、散熱與訊號完整性驗證的Voltus與Sigrity解決方案。

海思半導體平台與核心技術開發部資深總監Lin Yu(Colbert)表示:「為了持續提供高度差異化的通訊與數位媒體晶片組解決方案,海思半導體仰賴Cadence這樣的合作夥伴提供設計實現與驗證解決方案,使高品質晶片能夠具備最佳化效能、功耗與面積。海思半導體與Cadence密切合作已經有很長的歷史,並取得持續的成功。在以往成功合作的基礎上,我們增加Cadence解決方案的應用,盼望能在16奈米製程上開發出創新的晶片解決方案,包括未來的10和7奈米製程。」

Cadence全球營運和系統與驗證事業群執行副總裁黃小立表示:「Cadence不遺餘力地開發與海思半導體等企業之間的長期夥伴關係,以提供創新、突破的裝置和系統。與海思半導體簽署的這項合約植基於多年合作的基礎上,我們期盼在新的先進網路架構解決方案上能夠更進一步擴展合作關係。」(編輯部陳復霞整理)

關鍵字: FinFET  10奈米  奈米製程  16奈米  數位流程  益華電腦(Cadence海思半導體  系統單晶片  製程材料類  EDA 
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