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CTIMES / 益華電腦
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扩展性强大的网页编辑语言 - XML

XML的全名为Extensible Markup Language,意即为可扩展标记语言,是W3C所发展出来的网页撰写语言。
Cadence获2020年四项台积电开放创新平台合作夥伴大奖 (2020.11.04)
益华电脑(Cadence Design Systems, Inc.) 宣布,其因矽智财与电子设计自动化解决方案,荣获台积电颁发四项开放创新平台 (OIP) 年度合作夥伴大奖。Cadence因与台积电共同开发3奈米设计架构、三维积体电路(3DIC)设计生产解决方案、以及云端时序签核设计解决方案与数位讯号处理器(DSP)矽智财而获认可表彰
Cadence获颁2020台湾十大最隹职场认证 (2020.10.29)
电子设计大厂益华电脑(Cadence Design Systems, Inc.)宣布,在卓越职场研究所的「台湾最隹职场2020」(Best Workplaces in Taiwan 2020)调查中荣获台湾十大「最隹职场」之认证。Cadence已於今年二月份第六度获得财星杂志评选成为全球百大最隹跨国企业职场,并且於全球超过12个地区获得此殊荣
Cadence全新Clarity 3D瞬态求解器 加速系统级EMI模拟达10倍 (2020.10.19)
全球电子设计大厂益华电脑(Cadence Design Systems, Inc.)宣布推出系统级模拟解决方案Cadence Clarity 3D瞬态求解器(Transient Solver),进一步扩展其系统分析产品线,相较传统3D电磁场求算器,此解决方案能以高达10倍快的速度解决电磁干扰(EMI)系统设计问题,及提供无限制的处理容量
Cadence GDDR6 IP产品获台积电N6制程认证 (2020.10.12)
电子设计大厂益华电脑(Cadence Design Systems, Inc.)宣布,其GDDR6 IP获得台积电6奈米制程(N6)矽认证,可立即用於N6、N7与还有即将到来的N5制程技术。GDDR6 IP由Cadence PHY和控制器设计IP与验证IP(VIP)所组成,目标针对超高频宽的记忆体应用,包括超大型运算、汽车、5G通讯及消费性电子,特别有关於人工智慧/机器学习(AI/ML)晶片中的记忆体介面
TI携手Cadence推出PSpice for TI 简化类比电源和讯号链电路模拟 (2020.09.29)
一般都会期??硬体工程师能在紧迫的专案时间内交付成果。也就是说,电路和系统设计人员必须使用一切工具来打造精确的、可靠的设计方案,使成果在第一次运作时就能有着良好成效
Cadence IC封装叁考流程 获得台积电最新先进封装技术认证 (2020.09.16)
益华电脑(Cadence Design Systems)宣布,Cadence工具取得台积电最新 InFO 与CoWoS先进封装解决方案认证,即以RDL为基础的整合扇出型封装InFO-R,与采用矽晶中介层(Silicon Interposer)封装技术的CoWoS-S
耐能智慧采用Cadence Tensilica IP提升终端装置边缘AI效能 (2020.09.07)
益华电脑(Cadence Design Systems)宣布,终端人工智慧方案商耐能智慧 (Kneron)已将Cadence Tensilica Vision P6数位讯号处理器(DSP),整合到其专门针对人工智慧物联网(AIoT)、智慧家庭、智慧监控、安全、机器人及工业控制应用的新一代晶片KL720中
新唐科技利用Cadence Palladium Z1硬体验证平台 加速MCU设计 (2020.08.23)
益华电脑(Cadence Design Systems)宣布,新唐科技 (Nuvoton)采用Cadence Palladium Z1企业级硬体验证模拟平台,以加速其工业及消费者应用程式之微控制器 (MCU) 的设计开发。与过去的解决方案相比,新唐科技使用Palladium Z1硬体验证平台完成更快速的软硬体整合,将作业系统启动模拟时间从4天减少到只需60分钟
Cadence与联电完成28奈米HPC+制程先进射频毫米波设计流程认证 (2020.07.23)
联华电子宣布Cadence毫米波(mmWave)叁考流程已获得联华电子28奈米HPC+制程的认证。透过此认证,Cadence和联电的共同客户可利用整合的射频设计流程,加速产品上市时程。此完整的叁考流程是基於联电的晶圆设计套件(FDK)所设计的
先进制程推升算力需求 云端EDA带来灵活性与弹性 (2020.06.30)
次世代先进制程的晶片开发有很高的算力需求,因此企业开始采取具备弹性拓展与使用灵活性优势的云端解决方案。
Cadence与台积电、微软合作 以云端运算缩减半导体设计时序签核时程 (2020.06.17)
益华电脑(Cadence Design Systems, Inc.)宣布与台积电及微软三方合作之成果。该合作的重点是利用云端基础架构来缩短半导体设计签核时程。透过此合作,客户将可藉由微软 Azure上的Cadence CloudBurst平台,采用台积电技术的Cadence Tempus时序签核解决方案及Quantus提取解决方案,获得加速完成时序签核的途径
Cadence数位与客制/类比EDA流程 获台积电N6及N5制程认证 (2020.06.08)
全球电子设计厂商益华电脑(Cadence Design Systems, Inc.)宣布,为台积电N6及N5制程技术提供优化结果,增强其数位全流程及客制/类比工具套装。Cadence工具套装运用於台积电最新N6及N5制程技术,已通过台积电设计规则手册(DRM)及SPICE模型认证
Cadence强化Cortex-A78及X1 CPU行动装置开发的数位流程及验证套件 (2020.06.02)
电子设计商益华电脑(Cadence Design Systems, Inc.)宣布扩大与Arm的长期合作关系,强化以Arm Cortex- A78和Cortex-X1 CPU为设计基础的行动装置开发。为了推动Cortex-A78和Cortex-X1的采用,Cadence提供了全面的数位化全流程快速采用套件(RAK),帮助客户在功耗、性能和面积(PPA)上进行最隹化,并提高整体设计生产力
Cadence:透过内外兼具的EDA布局 加速设计流程 (2020.05.26)
一般来说,AI对於EDA工具的影响,多半需要考量两个部分。EDA工具通常面临着解决许多难以解决的挑战,这些挑战需要利用更先进的方法来加以管理。例如,在布局和设计路线流程的早期,就先评估大型数位化设计的线路拥挤或可能的错误
Cadence发表iSpatial技术与新数位流程 提升晶片PPA目标 (2020.04.23)
为因应更趋复杂的晶片设计与先进制程需求,电子设计自动化(EDA)方案供应商益华电脑(Cadence Design Systems)宣布,推出全新的数位全流程,结合新推出的iSpatial技术与机器学习(ML)功能,能大幅缩短整体晶片开发的时间,同时更进一步提升晶片本身的PPA(效能、电耗、面积)结果
Cadence优化数位全流程 提供达3倍的生产力并提升结果品质 (2020.03.18)
益华电脑(Cadence Design Systems)宣布,推出全新的数位全流程,该流程经数百个先进制程设计定案所验证,可进一步优化包括汽车、行动、网路、高效能运算及人工智慧(AI)等各种应用领域的功耗、效能及面积(PPA)结果.该流程具有包括统一布局、物理优化引擎以及机器学习(ML)能力等多种业界领先的特色
Cadence与博通扩大5nm及7nm设计合作 (2020.01.16)
全球电子设计创新厂商益华电脑(Cadence Design Systems, Inc.)宣布,与博通(Broadcom)将针对下一代网通、宽频、企业储存、无线及工业应用,扩大其与博通公司的合作。Cadence与博通将以成功的7nm设计为基础,扩大合作范围,进一步采用Cadence数位设计实现解决方案进行5nm设计
创意电子采用Cadence数位设计实现与签核流程 完成AI及HPC应用的先进制程设计 (2019.12.10)
益华电脑(Cadence Design Systems, Inc.)宣布,创意电子(GUC)已成功部署了Cadence数位设计实现平台与签核流程,并完成人工智慧(AI)及高效能运算(HPC)应用的先进制程(16、12及7奈米)设计
Cadence提出热电偕同模拟系统分析 面对3D IC挑战 (2019.11.07)
实现3D IC是未来电子设计的重要目标,2.5D是过渡性技术,但最终是希??达成电晶体堆叠和晶片的高度整合。要实现这项目标,更精准且更全面的模拟系统至关重要,而Cadence看准了此市场需求
EDA跨入云端环境新时代 (2019.09.11)
全球主要EDA供应业者,已经开始将一部分的IC设计工具,透过提供云端设计或验证的功能。并且未来可能针对各种不同领域或产业、制品技术等,都能够透过云端来完成所需要的

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10 Cadence获2020年四项台积电开放创新平台合作夥伴大奖

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