首爾大學工學院日前宣布，由電機與電腦工程學系教授Chul-Ho Lee領導的團隊，為次世代半導體核心「二維 (2D) 電晶體」的「閘極堆疊」(gate stack) 技術，提出了一份全面的開發藍圖。
隨著矽基半導體微縮逼近物理極限，二維材料被視為後矽時代的解答，三星、台積電、英特爾等大廠均已投入研發。然而，其商業化的最大障礙在於如何建構高品質的閘極堆疊，以確保元件性能與穩定。
Lee教授的團隊系統性地分析了五種主流的閘極堆疊整合方法，並根據介面品質、漏電、功耗等關鍵指標，參照國際半導體路線圖 (IRDS) 的目標進行量化評比，為產學界提供了清晰的發展路徑。
研究不僅證實了打造超低功耗、高效能電晶體的可行性，更結合鐵電材料以實現記憶體內運算等前瞻應用，並強調了與現有後段製程 (BEOL) 相容的量產可行性。
Lee教授表示，此藍圖為克服二維電晶體的商業化瓶頸提供了標準，將透過產學合作加速元件級的整合與應用，有望成為未來 AI 晶片、行動通訊及高密度伺服器等領域的基礎技術。
