IBM全球首發次奈米晶片技術 推動半導體產業未來10年發展

IBM今（25）日發表全球首見的次奈米（Sub-1nm）晶片技術，並採用革新性的0.7奈米電晶體架構，對於面臨傳統晶片尺寸縮放物理極限的半導體產業來說，具有里程碑意義，並導入電腦、家用電器、通訊設備、交通運輸系統和關鍵基礎設施等領域，發揮至關重要的功用。

圖一 : 研究人員手持 IBM 最新推出的次奈米晶圓

藉此小於1奈米的晶片，在僅等同人類指甲大小的晶片上整合了近千億個電晶體，密度幾乎是IBM於2021年推出的2奈米晶片的兩倍。由於一系列結構和材料創新，包括 IBM 創新的3D奈米堆疊架構，證明了即使晶片特徵接近原子尺寸，仍可能持續提升效能與效率。

根據已公佈的技術結果報告顯示，這款新型晶片預計顯著提升性能達50%，能源效率比IBM的2奈米製程晶片提高70% ；為生成式AI和雲端基礎設施、到下一代電子設備等各種應用提供強大的運算能力。

IBM研究院院長暨IBM院士Jay Gambetta表示：「IBM晶片技術的最新突破—將技術從奈米時代推向了原子尺度，屬於電腦技術的里程碑時刻。憑藉 IBM 全新的奈米堆疊架構，我們不僅在製造更小的電晶體，而且不斷創新晶片的製造方式，從而大幅提升功率和能源效率。這項業界首見的創新，讓 IBM 在下一代技術領域保持領先地位，並為下一個運算時代奠定了基礎。」

為了生產這種晶片，IBM研究人員也開發了一種全新的電晶體架構，稱為「奈米堆疊」（Nanostack），並強調是業界已知的首個3D奈米片結構設計，展現比奈米片技術更大的進步。藉此可用來垂直堆疊並交錯排列的電晶體，並利用3D順序整合技術將更多電晶體封裝到晶片上；該設計還允許在每個堆疊層中使用不同的材料組合，從而優化每個電晶體的性能和功率效率，使其彼此獨立運作。

IBM 的奈米堆疊架構透過CMOS整合中的超薄介電鍵結、雙通道工程能力的演示，以及具有預期開關性能的功能性CMOS反相器操作得到了實驗驗證，證明了奈米堆疊技術可以在物理上構建與支持實際運算。

此外，在2026年VLSI大會上發表的新研究中，IBM的研究人員也證明，奈米堆疊架構可將SRAM的容量縮小40%，讓晶片設計人員能夠創造出效率更高的晶片，滿足高階AI工作負載的高頻寬數據需求。

憑藉這一突破性的結構，邏輯技術首次可以擴展到1奈米以下，推進邁向埃米級製程時代，尺寸接近單個原子大小。雖然電晶體節點指的是現代製造技術，而不是一個精確的物理尺寸，但IBM 透過0.7奈米技術展現了持續縮小尺寸的能力。藉著全新的奈米堆疊架構預計最快在5年內可應用在1奈米以下節點與量產，IBM 的半導體發展路線圖預測未來10年間將實現規模化。