旧式个人电脑的串列埠、平行埠、键盘控制器、软碟控制器及其他类似的输入／输出介面大都采用离散式电路；科技的进步大幅提高晶片的效能，令SuperI/O（SIO）晶片不但可以将这些功能整合一起，而且还可为系统的电源供应添加关闭及唤醒控制功能。 SIO 晶片已成为万能的逻辑晶片，可为各种不同的系统功能提供支援。原本由系统晶片组支援的旧式功能都可改由 SIO 晶片支援，直到这些旧式功能完全淘汰为止。ATA 由平行方式过渡至串列方式便是一个好例子。晶片组已不再支援平行 ATA 介面。这种平行 ATA 介面功能暂时仍由 SIO 提供，一旦平行 ATA 驱动器完全被淘汰，SIO 便不再提供这种介面。

由于处理器的效能不断提升，令系统功耗不断增加，因此系统必须加设热能监控及扇速控制功能，部分系统更需要加设电压监控功能。初时，这些功能都由离散电路提供，这类晶片一直利用 I2C 或 SMBus 介面 1,2 传送资料。但为了节省成本及缩小体积，系统设计工程师不得不改用 SIO，以便将这些功能整合一起。若要有效监控中央处理器的远程热二极体及电压干线，便需要采用类比混合讯号电路。SIO 晶片已改用混合讯号的设计，现在再将远程二极体温度介面、类比电压输入及不可缺少的类比数位转换器等功能特色整合一起。

SOI晶片的新时代挑战

目前的 SIO 晶片都透过低脚数汇流排与系统晶片组互相通讯。新一代的系统功能需要像 PCI-Express 这样的标准系统汇流排为其提供支援，以便系统内各个不同组成部分可以相互通讯。许多旧式的功能如 PATA、USB 及 1394 已陆续改由 SIO 负责支援，而预期其他的旧​​式功能如 PCI-E 开关功能及 PCI-E 至 PCI 的桥接功能也会改由 SIO 负责支援。这个趋势使 SIO 晶片不得不大幅增加其电晶体数目，晶片体积也因此大增。但 SIO 晶片必须采用更为精密的制程技术才可缩小晶片体积，降低生产成本，以及确保开关速度达到要求的水平。 SIO 晶片采用的制程技术越精细，其数位系统便越能充分发挥其效能，但类比系统的效能则会大受影响。对于数位电路来说，制程技术越精细，所要求的晶粒便越小；如(图一)所示。

《图一 数字电路的晶粒体积与采用的制程技术成正比（单位：μ）》

但 0.25 微米以下的类比电路无需采用大幅缩小的晶粒，即使需要支援同样的动态范围，晶粒体积甚至加大也不成问题；如(图二)。 SIO 晶片的高速数位时钟会产生基体杂讯，以致影响高灵敏度类比电路的效能。以远程二极体温度感应器为例来说，电位只要出现约 241(V 的转变便会令温度出现 1℃ 的变化 3。高速数位开关功能会很易产生大量杂讯。

《图二 模拟电路的晶粒体积不一定因为采用了更精密的制程技术而缩小（单位：μ）》

此外，用以测试混合讯号晶片的生产测试系统一般都比较慢，而且涉及的工序比纯数位系统复杂，因此需要更先进的测试设备，令整合了类比电路的SIO 晶片成本上升。 SIO 晶片通常装设于系统电路板上靠近输入／输出连接器的位置，而这些连接器一般都装设于底板上。根据大部分例子显示，若采用这样的设计，SIO 晶片便必须装设于电路板上的另一面；换言之，与需要监控的混合讯号电路刚好设于相反的一面。这个设计的缺点是很难将类比讯号传送到 SIO 晶片，而太长的线迹（trace）也很易感生杂讯，以致降低系统的准确性。

解决类比功能对SOI晶片电路造成之影响

SIO 晶片若加设可以监控系统状态的类比功能，便会增加生产及测试成本，而元件布局、系统电路设计及讯号的传送路径等也很难加以配合，何况还会影响系统的准确性及效能。因此必须采用全新的设计，将提供系统监控功能的类比与数位电路分开。

沿用一向采用的 I2C 或 SMBus 离散式感应器也是一个可行的方案，但这个方案虽然实际上可行，其效果并不理想。若采用 I2C 或 SMBus 介面，每一感应器便需加设大量数位电路，不但要加大感应器体积才可配合，而且设计也变得更为复杂，令感应器的成本增加。单以成本计，便不及采用较为简单的介面那么划算。此外，若采用软体介面，由于不同的晶片采用不同的软体，因此根本就没有清晰的标准可以让人知道系统软体如何发现、辨认、配置及使用不同的晶片。

采用 I2C 或 SMBus 的系统也要面对一个现实的问题，那就是杂讯灵敏度的问题，因为晶片若对杂讯过于灵敏，会出现锁定现象，而汇流排也会出现“故障”。若感应器应器属于较旧的型号，这个问题尤其令人烦厌，因为旧式感应器一般都没有时钟滤波器。目前很多采用 I2C 或 SMBus 的系统都将汇流排分为多个不同区域，一旦某一汇流排出现“故障”，受影响的晶片可以减至最少。究竟如何才可确保经由 I2C 或 SMBus 传送的讯号保持完整无缺？这是系统设计工程师需要面对的一个高难度的挑战。

SOI设计实际案例介绍

理想的SOI设计解决方案必须有以下的功能特色：

以美国国家半导体之SensorPath汇流排技术为例，这是一个全新的感应器介面标准；采用 SensorPath再将有关功能恰当分配给感应器及控制器，便可支援以上的种种功能，满足系统的要求。 SensorPath 汇流排是一个设计简单的介面，符合这种介面标准的感应器可采用先进类比制程技术设计及制造，但负责收集及储存资料并据此作出决定的一切必要的数位逻辑电路，则内建于全数位作业的晶片之中，例如SIO 晶片或微控制器；如(图三)所示。

《图三 系统健康监控硬件的数字电路应内建于数字芯片之内》

SensorPath 介面标准可以支援异步与同步两种不同的介面作业模式。异步模式只需一条单线的汇流排，便可将通常设于 SIO 晶片内的主控制器与多达 7 个从属器连系起来。同步模式会在主控器／从属器介面之外再提供另一条时钟线路。虽然这个标准可以支援同步模式，但异步单线作业模式才是正常及主要的作业模式，也是本文讨论的重点；以下将会集中讨论正常的异步作业模式。

电子介面

这个规格标准的电路部分采用单线汇流排介面的设计，如(图四)，而这种介面设有可以自我同步调节的脉冲时段调变（PDM）编码电路。有关的电位与 SMBus 电位相同，逻辑低电位不超过0.8伏，而逻辑高电位则超过2.1伏。每一节点必须设有一个可在0.4伏电位接收400mA电流的汲极开路输出级。汇流排也必须设有一个介于0.87k(至1.625k(之间的上拉电阻（典型电阻值为1.25k(）。这个电阻可以由主控器提供，也可采用外接的上拉电阻。时脉的计算则以每一节点的360kHz时脉为准，误差不超过(15％。计算脉冲宽度及整体计时误差时，会将主控器及从属器之间可能出现的30％最高时钟偏斜一并计算在内，也会将利用4mA电流吸收器及1.625k(上拉电阻驱动负载的影响一并计算在内（负载由每一接脚400pF以上驱动至10pF）；上升及下降时间分别指定为1000ns 及300ns。

《图四 SensorPath电路示意图》

位元讯号传输及计时

位元讯号透过脉冲时段调变传送。传送每一位元讯号时，需要将讯号线路驱动至逻辑低电位，而汇流排的低电位讯号时段的长短决定哪一位元讯号会被传送。位元讯号分为五类：资料位元0、资料位元1、起始位元、注意请求（Attention Request）及重设。以上五类位元讯号已按照其时段的长短由短至长排列，如(表一)。位元讯号都分别获得分派一个脉冲时段，以确保传输量可以达到最高的水平。并不频密的讯号会获派较长的时段脉冲。若果汇流排上并无任何电路传输讯号，上拉电阻会将讯号线路拉至逻辑高电位。若果在11微秒（(s）内（即TINACT 时间）并无任何讯号传输，汇流排便视为闲置。每当汇流排由高电位过渡至低电位，位元讯号便会被启动，时钟会随即为脉冲时段计时。每当汇流排回到逻辑高电位时，位元讯号便会终止。