前言

去年PC市场较不兴旺，使DRAM（动态随机存取记忆体；Dynamic Random Access Memory）连带受到影响。事实上，DRAM不只是应用在电脑设备的记忆模组上，许多电子产品也需要使用到DRAM记忆元件，针对各别商品的不同特性，对DRAM的封装型式也有不同的要求。

DRAM于市场上的应用情形仍以资讯性商品为主。从(图一)得知2001年DRAM所应用的产品类别，桌上型电脑、高阶伺服器、笔记型电脑及电脑周边产品（如扩充卡）等，合计已占市场半数以上。

预估2005年情形大致上仍维持相同态势，比较大的变动在于消费性商品比重的增加，由原先的4%成长至12%，之所以能有如此成长，有很大的驱动力在于市场看好未来家庭资讯化商品，如电视游乐器、视讯转换器（Set-Top Box）等。

另外，通讯、网路技术的发展及使用者普及的情况下，高阶伺服器产品于2005年的预估比重，也呈现成长态势。综合上述所言，消费性及高阶电子产品这两大「沃土」，将是日后影响DRAM市场最主要关键。

TSOP封装

IC制程最后都须使用封装来达成线路保护及媒介IC与PCB讯号传递功能。综观DRAM产品，其中有许多高阶封装型式如BGA、CSP等适合高I/O或封后体积小的技术出现，然目前使用最多的的封装型式还是以打线接合的TSOP（Thin Small Outline Package）为主，尤其是用在资讯产品类（如印表机、PC等）为什。究其原因，一方面这类型产品较无体积上限制，其所适用的PCB线距较宽（120-150 L/S）；二来有成本考量，使用传统TSOP封装是最适合的选择。

传统封装瓶颈

然而随着消费性电子产品市场走向高速化、轻薄短小化，这类型产品不仅需要封后体积小的技术，而且讯号传递距离也要短，因此就须使用高阶封装技术来满足产品特性的需求。

轻薄短小化

从应用面来看，DRAM的元件最终会组装至应用产品的PCB电路板上，因此DRAM的封装尺寸大小影响到产品的组装后体积大小。所以当应用产品往高集积密度发展时（如手机、数位相机、PDA等携带式商品），除了PCB的线路制程提升外，元件封装技术也要往轻、薄、短、小发展，以达成产品体积的有效缩小。

高速化

网路通讯由于不断地追求更高的频宽，因此需要极高速的DRAM，如目前的OC-192所需的路由器之网路处理器，其记忆体传达速度需达到5Gbps的水准。下一代的极速OC-768所需则是OC-192的4倍以上，因此需要更高速的DRAM。

《图一 DRAM应用的预估与产品对DRAM封装的需求〈数据源:Source：威盛电子,2002,DDR333内存论坛会议〉》

DRAM的演进

在电脑产业中，DRAM始终是不可或缺的关键零组件。在电脑的功能不断提升下，DRAM的技术也出现世代交替的现象，以下针对各种不同技术的DRAM再做更详细的介绍：

FPM

FPM（Fast Page Mode）将记忆体内部隔成许多页数（Pages），其特色为不需等到重新读取时，就可读取各页数内的资料。

EDO

EDO（Extended Data Output）的读取速度比FPM快12到30倍。因为它会记取前一次动作的位址，可更快延伸资料的有效性。

SDRAM

SDRAM（Synchronous DRAM）是DRAM架构的改良技术；它运用晶片内的clock使输入及输出能同步进行。所谓clock同步是指记忆体时脉与CPU的时脉能同步存取资料。 SDRAM能节省执行指令及资料传输的时间，故可提升电脑效率。 SDRAM是由早期的66MHz（PC66），发展到目前常见的100MHz（PC100）、133MHz（PC133）三种标准规格。某些记忆体厂商为了满足一些超频爱好者的需求还推出了PC150和PC166记忆体。

DDR

DDR（Double Data Rate）双倍资料传输记忆体，是由SDRAM记忆体（SDR；Single Data Rate）延伸出来的技术。由于在时脉Rising Time和Falling Time都能传输资料，因而工作速度是标准SDRAM的两倍，所以即使在133MHz的汇流排频率下，其频宽也能达到2.128GByt​​es/sec。如今DDR266已全面普及，DDR333、DDR400以及DDR-II也开始进入实用阶段。

DRDRAM

Direct Rambus DRAM（Direct Rambus DRAM），或称为DRDRAM，由Rambus公司所设计发展出来。鉴于传统DRAM在传输资料时的瓶颈，Rambus则提出以封包方式将位置、资料与控制指令包裹起来传送，至信号线另一端再打开，使能有效拓展频宽。其主要的规格为400MHz的速度，并且在一个Clock工作时脉下，可以在正缘及负缘触发动作，故一个Clock工作时脉的速度会是800MHz（PC800,400MHz×2），但是Rambus属于串列资料传输模式，一般情况下只能提供到2Bytes（16-bits）的资料传输宽度，所以Rambus真正的速度就会是1.6 GBytes/sec的速度。而在Rambus在2002～2003年的Roadmap中，要将Rambus模组的时脉速度推进到1200MHz（PC1200,600MHz×2）。

从(表一)与(图二)归纳分析，新世代的DRAM为了朝向高速发展，以增加资料传送的频宽，工作电压将不增降低，这会使得信号传送过程更容易受杂讯影响，因此提升封装的技术也是必然的要件。

《表一 各世代DRAM产品的规格比较》

《图二 各世代的DRAM带宽发展趋势〈数据源:Source：Samsung〉》

DRAM超频风潮

缘起－PC150

我们常听过CPU超频，那DRAM的超频又是怎一回事？

一般DRAM的规格标准，会以全球各DRAM业界所组成的JEDEC（Joint Electronic Device Engineering Council电子元件评议会）正式通过为主，我们以PC133的时代为例，当时国际DRAM颗粒大厂所推出的产品，最新DRAM颗粒规格也仅不过是到PC133，根本没有所谓经由DRAM模组业者本身所推出的PC150、PC166产品。对于国际DRAM颗粒大厂而言，应都属于非正统规格商品，我们即称为超频产品。

一般DRAM晶圆制造商在出货前会进行晶圆后段测试，主要为寿命测试、筛选良品与不良品。在筛选良品与不良品之间会进行工作时脉的测试，如PC133 SDRAM模组所需的晶粒，其时脉速度应该能上133MHz，但后续还须进行封装，工作效能会减少。因此为了安全考量会将工作时脉定高一点，如定在140MHz，则会把140MHz以下时脉速度的晶粒当作不良品淘汰。

筛选通过的良品就以JEDEC的封装规格进行封装，目前PC133的封装标准是TSOP的封装型式，而模组厂商将此封装完后的DRAM，进行PCB的组装即成为PC133的模组（Module）。

我们知道一批PC133的晶圆除了可能是工作时脉无法到达133MHz而被淘汰，但也有晶粒是良率较好，而使工作时脉可能达到150MHz或更高，而这种晶粒即可拿来封装而成为可超频的DRAM，但这一切都是需要从成本考虑，因为要用相当精良的测试机台才能将可超频的晶粒挑出。而除了测试仪器设备本身是亿元的成本，还须花费测试的时间，所谓时间是金钱，这些成本的代价可能只是找出5%可进行TSOP封装的超频晶粒，因此采用传统的TSOP封装在超频的市场上是否具有竞争力呢？这是需要评估的。

DRAM颗粒封装

目前国内几家DRAM模组厂商，纷纷推出自有品牌DRAM颗粒，这些自有品牌DRAM颗粒工作频率可以高于JEDEC协会所制定的规格。自有品牌DRAM颗粒最大优点，在于这些DRAM颗粒都是DRAM模组厂以自己较高的封装技术来提升可超频的颗粒数目与良率，这样一来在价格竞赛过程中会较具竞争优势。

为了提高产品表现，DRAM元件也将逐渐转向以晶片尺寸封装（Chip Scale Package；CSP）的技术，虽然至今只有少数几家厂商以BGA方式封装DRAM颗粒，但我们可发现以超频为主的产品大都是采用模组厂自家的BGA封装技术，如胜创科技最早在2000年推出PC-150超频模组，采用TinyBGA封装、群翼科技采用SIM BGA封装、宇瞻科技采用联测Window BGA封装技术的DRAM模组、劲永国际推出新款BGA封装DRAM模组其名称为Power BGA。

DRAM的晶粒与封装基板的连接方式采用打线连接式（Wire-bonding），基板与模组板的连接方式为BGA（球型栅状阵列）组装方式，其能够达成超频的特性，主要是因为CSP BGA的封装体积比TSOP缩小60%，使BGA基板的线路比传统导线架来的短，因此减小讯号传递路径的距离。

《图三 Tiny BGA、SIM BGA、Window BGA、μBGA的封装结构〈数据源:Source：胜创科技、群翼科技、联测、Tesssera〉》

DDR超频

超频的现象一样在DDR世代交替时发生，在JEDEC刚通过将DDR的速度提升至DDR333不久，已有模组厂商抢先开发号称支援到400MHz的DDR333模组。而这些可超频的DDR400晶粒与DDR333非常相似，包括工作电压、工作方式完全一致 ，只是对封装技术要求更严格。但JEDEC已有意将DDR的下一代标准定为DDRII，并预定工作频率从400MHz起跳，也规划相关规格，包括工作电压采用SSTL_18（1.8V）低电压、封装方式为BGA封装，这与第一代DDR完全不相同。因此，在尚未通过JEDEC标准的DDR400时，市面上号称DDR400记忆体模组，只能算是厂商技术上的宣示，提供来为新世代晶片组提供了验证之用，或满足超频玩家的超频需求而已。

寄生参数效应

半导体封装本身除了保护晶片外，​​也负责将晶片的信号传递出去，但这个传递路径并非完美的传导体。封装的路径相当是一个电阻（R）、电感（L） 、电容（C）等元件组成的等效电路，所以当高速的数位信号在传递过程中，会因为封装所产生的寄生参数效应影响，造成信号工作不正常称为：出现信号整合（Signal Integrity , SI）的问题。

当讯号频率增加将使时脉Rising Time和Falling Time的边缘速率上升，时序问题首先暴露出来，因为传输线效应造成的阻尼振荡（Ringing）、正尖峰（Overshoot）和负尖峰（Undershoot）有可能超过规定的杂讯容限（Noise Margin），而使信号判断错误。

在低速系统中，互连延迟和阻尼振荡可以忽略不计，因为在这种系统中信号有足够的时间达到稳定。但是当边缘速率加快，系统时脉（Clock）速率上升时，信号在元件之间的传输时间缩短了，封装的等效电路将产生高频阶振现象。其它可能遭遇的一些电性问题与杂讯现象有：串音（Cross-talk Noise）、反射（Reflection Noise）、接地反弹（Ground Bounce Noise）、讯号不对称（Signal Skew） ，而这些信号整合性问题都可利用先进的封装技术，减少了晶片和封装互连的寄生感应来改善。

各种解决方案

CSP封装

随着DRAM产品走向高频、高速，对传统TSOP封装方式而言，将形成挑战。封装厂商评估，TSOP仍可勉强用于封装DDR DRAM，但未来DDRⅡ架构形成后，为了符合产品的电性表现，走向CSP封装是必然的道路。 (图四)

分析一个DRAM的封装方式，采用TSOP封装的完整信号传递路径包括：晶片与导线架的金线连接、导线架的线路、导线架至PCB的引脚长度。而BGA的封装方式则将导线架引脚改为BGA锡球阵列的方式，并且锡球直接设计在晶片的下方，可大大降低封装体积，也缩短导体线路的距离。

覆晶接合

由于连接晶片与封装基板的连接，仍采用打线连接的方式，因为金线连接两者仍有一段距离且金线本身相当细，因此也含有相当大的寄生参数，若将此连接的方式再改为覆晶接合（Flip-Chip），以覆晶凸块连接晶片与封装基板，对电气特性的效能也会有所帮助。

传统覆晶

覆晶的特色是以凸块连接晶片与基板，不过使用凸块有许多因应力而造成可靠度不佳的现象，业界于是想到于凸块间灌入底胶（Underfill）来改善。但是，灌入底胶就是一道繁琐的程序，再加上封后成本的始终居高不下，是目前覆晶封装所面临到的瓶颈。

无凸块式覆晶

另一种无凸块式覆晶技术（Bumpless Flip-chip）的连接方式，一样没有打线方式的金线长度，也减少了覆晶凸块的高度，除了在电气特性的效能会有更明显的改善外，也符合未来产品走向轻、薄、短、小的趋势。

《图四 传统TSOP与CSP在高速数字信号对噪声抑制能力的比较》

晶圆级封装

在目前覆晶封装技术仍存在许多问题的同时，为了要决解高速记忆在封装时所遇到电性效能问题，一些厂商将希望寄托在晶圆级封装（WLP , Wafer Level Package）上。但晶圆级封装存在一个与晶片发展相冲突的现象，因WLP的线路只能在晶片区域内设计，即所谓Fan-In，由于晶片的发展方向是将晶片的面积不断缩小（Die Shrink），但晶片的I/O接脚数目却反而会因为功能不断提升，不减反增。

如(图五)所示，当晶片从Die 0的尺寸往Die 1与Die 2的尺寸缩小，但I/O的脚位间距必须为了下游组装电路板的成本与组装良率考量，不可相对的缩小脚位间距，所以只能Fan-In的封装，I/O接脚数目想必受到限制，因此只适合于较低I/O数的产品。

《图五 WLP封装的问题》

其他DRAM封装趋势

堆叠式封装

利用先进的封装技术打破传统封装的极限，可以将多颗IC封在一起，这种技术称为堆叠式封装（Stacked Package）技术。运用这项技术不但能轻易生产出1Gb的DRAM元件产品，更可以节省厂商生产成本。以目前国内主要IC厂，其生产主力在0.18微米制程生产设备，为了要生产高记忆容量的DRAM产品，必​​须投资一座更先进的（如0.16微米或0.13微米）制程设备，而一座新工厂资金花费都在10亿美元以上。如果使用堆叠式封装技术将可以延长0.18微米制程生产设备使用时间，并大幅降低投资风险。

《图六 Stacked Package产品〈数据源:Source：Samsung高密度 DDR Module〉》

《图七 DRAM Stacked on Module〈数据源:Source：ELPIDA〉》

多晶片封装

随着大哥大等携带式商品的发展，利用晶片堆叠式的封装，来?到缩小电子产品体积的方式也开始出现，而这种将多颗IC封装成一颗IC就是所谓的多晶片封装（Multi -Chip Package，MCP）封装，现行的手机Flash与SRAM记忆体就是采用堆叠二颗IC的堆叠型多晶片封装（Stacked/MCP）。未来堆叠型封装技术更朝向SiP系统整合型封装（System in a Package）技术发展，则可将系统中不同功能的晶片整合于一颗封装产品中，大幅缩小PCB板面积。

结论

DRAM在整个半导体产业中，无论是产值的比重、制程技术或元件的设计上，都具有举足轻重的深远影响力。随着非PC领域产品对DRAM质和量的要求，以及PC用产品的差异性将逐渐提高，这些可携式行动上网等资讯产品，已开始朝轻、薄、短、小四大趋势积极发展，未来几乎所有的资讯性产品势必将走到高​​效能、低耗电量以及散热性佳的方向。面对目前DRAM模组市场激烈竞争局面，唯有利用先进的封装技术，才可提升DRAM的竞争力。 （作者任职于钰桥半导体）