DSP 性能判定之评估依据

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DSP 性能判定之评估依据

【作者：李松青】2002年08月05日星期一

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IC制程技术与日并进，2000年二月间，DSP(数位讯号处理器)已达到每秒可处理90亿件指令的境界，在产品技术不断突破的情形下，DSP的性能判定也可以从时脉频率、记忆体、编译效率等面向找出评估依据(图一) 。本文将针对DSP特性作说明比较，并分析业界其他DSP供应厂商的需求状况，以及现阶段的应用情形。

《图一 DSP技术进程〈数据源:Source：德州仪器〉》

时脉频率

一般而言，评量处理器效能主要依据是时脉频率 MHz。但对于DSP，时脉频率只是其中一个评量标准，在时脉频率内判断DSP的优劣应从可执行的DSP指令周期多寡为基准，因为它才是影响效能的决定因素。 (表一)是几个DSP的基本特性比较，业界可以从Core Frequency等面向中获得精确的参考标准。

表一　时脉频率判别表

特性	TI C5502	TI C5509	TI C5510	TI C6411	ADI 21532	ADI 21535	TI C6415
Core Frequency	200MHz	200MHz	200MHz	300MHz	300MHz	200MHz 300MHz	500MHz
Core+ Memory Active Power	162mW @ 300MHz, 1.2V	150mW @ 200MHz, 1.5V	150mW @ 200MHz, 1.5V	250mW at 300MHz, 1.0V (total internal pwr)	Unknown	480mW @ 300mHz,1.5V 50mW@ 100MHz, 0.9V	640mW at 500MHz, 1.2V (total internal pwr)
Instruction bus width, Instruction size	32 Bits, Variable width 8/16/24/32 bit	32 Bits,Variable width 8/16/24/32 bit	32 Bits,Variable width 8/16/24/32 bit	256 Bits,32 bits, Up to 8 execute in parallel	64 Bits,Variable width 16/32 bit	64 Bits,Variable width 16/32 bit	256 Bits,32 bits, Up to 8 execute in parallel
Internal Databuses,#/widt h	3 16-bit read, 2 16-bit write	3 16-bit read, 2 16-bit write	3 16-bit read, 2 16-bit write	2 64-bit read/write	2 32-bit read/write	2 32-bit read/write	2 64-bit read/write
Core Internal Instruction Memory	64KB RAM shared w/ Data, 16KB Cache,32KB ROM	256KB RAM shared w/ Data, 64KB ROM	320KB RAM shared w/ Data, 24KB Cache, 32Kbyte ROM	16KB Cache	48KB SRAM/ Cache,32KB ROM	16KB SRAM/Cache	16KB Cache
Core Internal Data Memory	64KB RAM shared w/ Program	256KB RAM shared w/ Program	320KB RAM shared w/ Program	16KB Cache	32KB SRAM/Cache,4K SRAM	32KB SRAM /Cache,4K SRAM	16KB Cache
Pipeline depth	7 (execution) protected	7 (execution) protected	7 (execution) protected	1 (execution) up to 5 delay slots (open)	4(execution) 8 total (protected)	4(execution) 8 total (protected)	1 (execution) up to 5 delay slots (open)
Video Extensions or HW	None	HWA - DCT	HWA - DCT	Extensive, 8-bit Multiplies, 8-bit ALUs, Byte Pack/Unpack	4 8-bit ALUs	4 8-bit ALUs	Extensive, 8-bit Multiplies, 8-bit ALUs, Byte Pack/Unpack

时脉频率的实际效能

举例来说，一个指令介面为256 位元的DSP，在一个时脉周期内它可以同时执行最多8个指令，而一个指令介面为32位元的同类型产品；它的指令宽度可设定为8位元16位元24位元或32位元上，亦即最多可以同时执行4个指令，因此这类DSP产品不但会透过指令快取单元来减少指令记忆体的平均存取时间，同时还可以避免消耗大量电力的外部记忆体存取动作，达到省电和加速存取的功能。

记忆体

由前文可知，时脉频率将会影响记忆体的存取时间，而记忆体容量与介面支援则是另一项判断DSP晶片性能的标准，以下就外部记忆体与内部记忆体两大方向进行讨论：

外部记忆体

外部记忆体的主要功用在于可以进行高速支援，目前业界顶的外部记忆体介面已能支援 SDRAM ，而且其时脉频率可达 100MHz到133MHz之间。另一个区别外部记忆体的标准在其位元数，依性能与需求不同又有16位元与32位元的差异，目前已有像TI这类的业者提供这些选择。

内部记忆体

目前已有许多DSP产品包含内部记忆体，以达到提供完整外部记忆体与内部记忆体存取的功效。其运用多为弹性供给，以TI为例，C6411有一个256KBL2而C6415有1MB L2.部分的L2可设定为快取记忆体。

电力消耗

在元件缩小、性能增大， DSP的技术导向多为高速运算的趋势下，电力消耗也成为一大考验，一般DSP在200MHz的执行速度大约有150mW 的电力消耗，而目前业界在300MHz所能做到最低电力消耗的DSP的执行速度则约为162Mw。也有像ADI的业者在这类技术以300MHz 的电力消耗480Mw共同竞争。

编译效率

在数位化的过程中，编译效率即为一项重要特点，这类功能的评定同时也将影响DSP在转换运算时的表现，一旦有误差，将会造成运作延滞的现象，是故评定更加严谨。

八种benchmarks

我们以8个不同应用的benchmarks来评定编译效率，这些benchmarks 表示各种不同的应用项目包括 :声音编码器,音讯,视讯各种应用如JPEG、MP3、MPEG 4、AC3、G723等。我们使用C64x编译为基准来表示相对于C55x及Blackfin的周期数目以及程式码大小。综合这些应用,平均起来 Blackfin的程式码是C64x 的1.24 倍大，更是C55x的2.75倍大，而周期数目Blackfin 是C64x 的4 倍以及C55x的1.14 倍。

结语

技术上完整的思考和判断，可以间接行销产品；但是各项评估标准需要因时因地制宜，为了能应付讲究上市时机的市场，设计工程师仍需要透过多方比较与咨询，才能找出最合乎需求的解决方案，了解每一项标准所能达到的效能，可以省去设计者在挑选产品时的疑虑，进而快速带动市场。 (作者为TI亚洲区市场开发经理)

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