随着抖动技术规范成为比较介面IC的常用标准，市场上出现了数种能够总括个别元件的抖动性能技术。其中之一是抖动转移曲线（Jitter Transfer Function；JTF）技术。透过记录一个包含锁相回路（Phase Lock Loop；PLL）元件的JTF资料，能为设计人员提供不同抖动频率的性能总括，例如抖动频宽可显示元件衰减或放大抖动的区域。本文将讨论测量这种函数曲线的技术，并主要解构JTF曲线的斜率和峰值含义。在实验室环境分析一个含有PLL和低压差动讯号（LVDS）设备的串列器解串器（SERDES）对，最终并得出详细的JTF，并同时会解说不同的抖动种类。通过JTF和相关的抖动性能详解，设计人员可以对两家供应商提供的IC进行抖动比较，并在设计IC时仍将其抖动频宽作为考虑。

PLL特性

PLL是用来为SERDES对提供精确时序。它是元件的内在电路，需要依据输入时钟频率进行锁定，生成正确的倍增系数，并维持最少抖动的输出。使用PLL的原因是假如输入信号的边缘位置或周期发生细微变化，其固有的回授路径能够进行不断的修正。由于高速时钟速率在现今的设计中屡见不鲜，PLL的使用也越来越多。对于串列器来说，提供1.25GHz时钟频率并维持高精度的元件至元件时间偏差是不切实际的。PLL回授回路会不断对照来源系统时钟修正自身的频率；而在串列器中，这个时钟源即TTL输入资料的频率。

所有SERDES PLL都有一个输入频率（通常为CLKIN引脚），由TTL资料速率设定，还有一个必须与该输入频率同步的内核频率。该内核频率负责时序的串列处理。如果PLL不运行，就不能进行资料压缩。锁相回路前端使用一个相位检测器，用以确定相位的变相差值。这数值通常用于输入滤波器，以控制发送给压控振荡器（VCO）的电压。 VCO接受这个电平后，会根据类比输入修改其方波回接频率。之后，“分频”转移功能会负责CLKIN至PLL频率的最终比例。(图一)给出了PLL的事件序列。

《图一 锁相回路（PLL）控制电路的工作流程图》

对于PLL运作有几个关键因素需要注意：在串列器和解串器之间的锁定所需的时间、功耗、各回授回路修正因数的解析度，以及抖动对电路的影响。由于这许多性能因素的混合，由两家IC厂商所提供明显相同的PLL很可能在应用环境中出现极不同的抖动性能曲线。因此，采用特征曲线来描述每个PLL非常有用，相当于为每个PLL赋予一个DNA值。

最适合比较两个不同供应商的PLL测试为抖动频宽测试。这测试所需的设备令测试费用非常昂贵，但测试结果对于在两个或更多供应商之间就具体的PLL设计进行选择和衡量时才有用，例如在滤波器设计中比较两个电荷泵电路。在介绍这测试前，必须对抖动作出简要的定义。

抖动

当差动信号的频率超过数百MHz时，便要使用眼状图的测量来评价信号的完整性。这些测量结果通常统称为抖动。

抖动可分为几种类型。信号的集合抖动称作整体抖动（TJ），由确定性和随机分量构成。确定性抖动（DJ）是限定的测量资料，可以随时间重复，并在抖动频谱直方图的两个限定峰值间测得。随机抖动（RJ）没有受限，具有高斯 （Gaussian）分布特性，即测得的RJ频谱直方图资料会随测量区域采样数的增​​多而不断扩大。

为什么要讨论PLL的抖动呢？如上所述，TTL输入时钟（TCLK）是PLL的基准输入频率。该频率将分布于整个主板，容易受到可能的EMI干扰，包括开关电源杂讯和接地杂讯。这会直接影响串列器的内部PLL，进而影响串列流中资料位元的布局。 TCLK引脚的抖动如何与串列流耦合是由内部PLL的设计控制。故评价个别供应商的串列器（或任何PLL） 的最佳方式是记录JTF曲线。

抖动转移曲线（JTF）

进行这测试的方法很多，以下只是其中之一。测试包括：在TTL的TCLK线施加特定的受控抖动，并测量LVDS时钟输出线的DJ。通常的方法是将抖动幅度设置为资料位元周期的一小部分（一般为资料位元周期的10％），在本测试中为1奈秒。将抖动幅度设置为小于1奈秒是可能的，但需要更精细的输出抖动测量技术。较大的振幅易于观察和显现特征，特别是使用示波器进行测量时。这测试的目的（如以下流程图所示）是透过记录JTF图形得出PLL的抖动转移特性，而具体的数值并不重要。

《图二 抖动转移曲线测试装置》

在资料获取过程中可修正的变数是抖动频率，这是时钟脉冲边沿从－500ps移到500ps（因为所用的数值为1奈秒）的速率。在(图三)所示的转移曲线中，正弦抖动被施加于载波频率上。正弦抖动函数描述施加到TCLK之前抖动幅度的变化。这可能是最难产生的信号，但随着新的抖动设备推陈出新，这项工作变得越来越简单和精确。在这个测试中使用Wavecrest抖动发生器 DTS550，载波频率为串列器运行所要求的实际TTL频率，在SERDES元件中通常为40MHz至120MHz。正弦抖动会利用抖动发生器叠加在该载波频率上。在选择抖动频率测量资料的解析度时，请注意曲线图的X频率轴采用了对数刻度。 (图三)所示为由10KHz起始和5MHz终结抖动频率的测量图形。通常，最大频率都会由抖动发生器的上限设定。

《图三 串行器的抖动转移曲线》

(图三)中JTF曲线所示为元件在三种载波频率下采集的资料。从图形的左面开始，可以看出给元件施加1奈秒的抖动后，输出有明显变化。这表明PLL能够追踪低频抖动，即是说该抖动在PLL的频宽范围内。随着抖动频率增加，PLL的输出抖动会随温和的PLL相位幅度而逐渐增加至峰值。对此频率的抖动，PLL实际上是增加了抖动。比较两个串列器时，具有最低峰值和最小频宽的元件通常会转移最低的整体抖动。波形曲线从峰值降到最终水平的速率也很重要，因为它是决定频宽的重要因素。此外，斜率越陡，越能减弱高频抖动元件。在极高的抖动频率下，波形的最终静止点可视为PLL设计的固有抖动。随着载波频率升高，主要的PLL抖动降低，但在较高的载波频率下，PLL固有抖动和时钟频率的乘积可能增大。峰值间的偏移是抖动频率和PLL频率之间的相位偏差。因此，在元件的未来工作频率下进行初步的抖动测试和评估相对重要。

JTF总结

PLL是当今PCB高时钟速率设计中一项灵敏和必需的工具。对于成本要求严格的设计，没有经费进行冗长的硬体开发，详尽的时钟信号分析可以简单地通过降低时间信号抖动，带来更高的传输量。此举可缩减时序调整支出，提供较大的视窗传输资料。在评估抖动转移曲线时，需注意主要峰值产生的频率，这频率促使PLL的抖动达到最大。从上面的图形中可以看到，在300KHz到600KHz范围内的抖动被放大。在这个频率下，串扰灵敏度可能不会影响数位设计，然而在前文曾提过开关电源杂讯的影响，电源的效率通常超过90％，并采用磁性元件以减少尺寸，因此电源开关频率现接近500HKz范围。绘制在Vcc施加受控杂讯/抖动的PLL抖动转移曲线，从而获取更多知识，扩展有关的资料。抖动转移曲线的测量能够为工程师，包括PLL设计人员和元件筛选小组，提供协助，透过建立精确的JTF测试计画大幅降低设计或筛选过程中的风险。（作者为快捷半导体积体电路部资深技术行销工程师）