内存测试挑战十足

当前内存组件市场的不确定性或许是有史以来最高的。在生产制造端，选用能因应不同需求、且能弹性地调整适用于不同产品的设备，有助于克服种种的不确定性。内存测试业面临的不确定性有很多种形式，接脚数的改变即是一种，诸如晶圆测试（Wafer Sort）、良品裸晶（Known Good Die）和主要的终程测试（Final Test）等测试策略，甚至包含DRAM、闪存和多芯片封装（MCP）等组件技术也是不确定的因素。

在使用年限内，能随着测试需求的改变而调整因应的测试系统，才能对抗不确定性，尽管如此，不论在任何情况下，有效的测试系统都必须压低测试的成本（COT）。

既要弹性又要压低测试成本，对内存的ATE产业来说是一大挑战。在所有大量生产的环境中，可藉由提高并测能力（Parallelism）达到降低测试成本的目的。具突破性并测能力的测试系统甚至有足够的资源，可以在单次触压（Touchdown）中，同时测试12吋晶圆上的所有DRAM内存晶粒，不论是系统的弹性或测试成本都符合要求。

范例：测试固态硬盘（SSD）中使用到的闪存

随着闪存出现新的用途，需要新的效能特性，在测试上也必须有所因应才能符合新的要求。当前的一个例子是成长迅速的固态硬盘市场。相较于传统的磁盘驱动器，固态硬盘的优点更加显著，包括速度快、耐用、耗电量低等，将有助于固态硬盘攻占部分的硬盘市场。用于固态硬盘的闪存数量将随着固态硬盘的单位用量和单位密度增加而成长。

这项新的应用正是一个很好的例子，说明测试解决方案需要有足够的弹性，才能因应类似组件的新型应用所带来的不同测试需求。固态硬盘中使用到的闪存需要进行晶圆测试（包括Redundancy冗余分析）、良品裸晶的原速（At-speed）晶圆级测试、以及单晶粒堆栈（Monolithic Die Stack）的封装测试。晶圆测试必须涵盖冗余分析和错误修正码（Error Correction Code）等项目。良品裸晶测试必须提供原速且周密的错误检出率，也要涵盖错误修正码检测，才能避免晶粒封装成堆栈之后，因良率下降而造成重大的损失。最后在测试封装后的单晶粒堆栈时，必须确保固态硬盘符合所有的要求。

虽然闪存在固态硬盘上的应用，提高了测试解决方案的复杂度和成本，但比起一般性的标准应用，所能达到的平均销售价格（ASP）更高，且未来的市场需求量有可能会很大。固态硬盘带来的挑战更是难得的机会，让闪存的制造商可以透过更优异的设计、生产制造及测试策略，区隔自家的产品。

固态硬盘用闪存的测试需求与标准型闪存（Commodity Flash）之差别

闪存在这方面的应用日益成长，对效能的要求更加严苛，当然也就需要执行更严格的测试。相较于固态硬盘的应用，现今典型快闪记忆卡的存取频率并不算高，且是单独使用，但在新的应用中，闪存的效能（performance）和耐用性（endurance）必须达到更高的标准。

所有的闪存测试都能受惠于Tester-per-Site架构，它可以提高编码写入和抹除的效率。测试用于固态硬盘的闪存时，需要以更高的频率来侦测与速度有关的错误问题，也必须验证编码写入和抹除的耐久性及数据保存（data retention）等能力。

晶圆级测试要点

在晶圆级的测试中，必须验证反复写入和抹除的耐久性及数据保存能力、执行冗余分析、以及计算错误修正码。此时，可以较低的频率和使用较少接脚的测试模式来测试组件，以提高并测能力，并采用诸如共享驱动器（Wired-OR）的方式，牺牲一点信号详实度（Signal Fidelity）以降低测试接脚的成本。若所需进行的测试时间较长，或需反复进行编码写入和抹除的耐久性测试，则更需要Tester-per-Site架构，才能提高并测能力，将测试时间缩到最短。

高标验证每一良品裸晶

若要避免堆栈了4、8或更多颗晶粒的巨大组件，到终程测试阶段因良率下降而造成重大的损失，必须在晶圆层级再测试一次，这一次要对良品裸晶的所有接脚进行全速的测试。在冒险付出封装成本，以及可能赔上一起封装的另外几颗晶粒之前，有必要先验证每一颗晶粒是否符合固态硬盘对效能的高标要求。虽然在进行良品裸晶测试时不会执行冗余分析，但仍需要错误修正码检测能力。减少接脚数的模式和降低信号详实度的做法不适用于良品裸晶测试，因为万一漏失掉产品缺陷问题的代价实在太高了。

晶粒堆栈经过封装之后，需要执行终程测试，以确保晶粒堆栈符合固态硬盘的效能要求。此时，有必要执行错误修正码检测，验证其数据经错误修正处理后是否可接受，以维持生产良率。尽管测试时间不算长，但仍必须以原速进行终程测试。

降低测试成本

执行终程测试时，单独仰赖BIST无法毫无漏失地满足这些新的需求，即使是传统的闪存测试系统也可能会受限于速度、并测能力、以及冗余分析能力。在此同时，当消费者在比较固态硬盘和磁性硬盘的时候，第一个会注意到的就是它们的价格，因此，压低测试成本对于缩小两者的价格差距极为重要。

降低测试成本需要具备高并测能力，且所需的解决方案也要能随着待测组件（DUT）不断增加的需求而调整。由于固态硬盘还是相当新颖的应用，效能仍在持续改善当中，可以预见其设计还会有所变动，因此，测试解决方案应该提供足够的弹性，才能因应未来的测试需求。

固态硬盘引领闪存技术朝向何处？

就像不同的应用驱使DRAM技术不断增加新的功能，而改变了测试需求一样（以DRAM为例，其改变包括同步化动作、复杂的冗余分析、通讯协议式的运作机制等），可以预见诸如固态硬盘的应用，也会带动闪存技术和测试的创新发展。不久的将来可能会发展出的功能，包括更精密复杂的冗余分析和错误修正码计算方法、通讯协议或坏轨处理机制，其有些或许会取经于制程很类似的DRAM技术或用途很类似的磁盘技术；以及克服闪存弱点的功能，例如权重式数据储存（Weighted Loading）和内存使用管理等技术。

具有高并测能力且测试成本又低，还能调整因应不同需求（不需更换平台）的测试解决方案，将可提供闪存制造商更大的挥洒空间，彻底区隔产品的设计。

提高并测能力的好处

即使处在不确定的市场，降低测试成本依旧是组件制造商极力追求的目标。降低大量生产的测试成本最可靠的方法，是提高测试系统的并测能力；透过高效率的设计，提高并测能力可以降低测试系统每支接脚的单位测试成本。即使无法降低测试系统每支接脚的单位测试成本，也可以因不需要使用那么多高产出速度的测试系统，使得所需的测试机台（Test Cell）数变少，而达到大幅降低测试成本的目的。

DRAM和Flash在并测能力方法之差异

一般而言，提高DRAM测试系统并测能力的方法与闪存测试系统所使用的方法并不相同。DRAM需要更多的脚端接口电路（Pin Electronics），而闪存测试则需要使用较多的测试码产生器（Pattern Generator）。晶圆测试和终程测试的应用各有其特殊的问题，导致其并测能力会受到一些限制。目前，影响晶圆测试并测能力的因素包括探针卡（Probe-card）技术和晶圆的尺寸，而限制终程测试并测能力的通常是分类机（Handler）技术。分类机会受限于实体的尺寸以及组件索引和透过机械移动/筛选的挑战。

提高测试系统并测能力

使用高产出速度的测试系统，进而减少所需的测试机台数以后，测试场所需要的针测机（Prober）／分类机也会变少，可以省下购置分类机／针测机的资本支出，以及后续的支持和维运成本，同样地，也可以减少所占用的场地空间和所需的作业人员数量。

为了提高测试系统的并测能力，可能需要一些额外的设备，例如可处理更多组件的分类机，或加了卡盘（Chuck）的针测机，以加强针测接触点所需施予的额外压力。不过，尽管多了一些设备的成本，以每个测试机台的产出速度来看，总体成本还是比较低。

探针卡的支出会因并测能力提高而大幅增加，甚至在测试机台的使用年限内，探针卡的成本可能超越测试系统本身。如果组件的生命周期很长，从其它地方省下的费用还可以弥补探针卡的成本，但万一组件的种类很多样，而且探针卡的设计是比较低产量型的话，成本上的劣势可能会盖过它的优点。

运用脚端接口电路提高并测能力所面临的挑战

若要同时测试更多个组件，会需要更多的资源以测试其它的接脚。有些资源是可以共享的，DRAM测试可共享的比较多，但闪存测试可共享的就比较少。

传统上，增加额外的脚端接口电路测试资源的方法包括加入更多的测试接脚、将同一资源连接到多个待测组件的同一接脚上分享使用、或是设计一些功能较少的专用测试接脚。提高并测能力最直接也较昂贵的方法，是加入更多功能完整的脚端接口电路，这样做有几项缺点：成本高、供电与冷却需求大、需要更大的空间、且会降低系统的可靠度。

成本高且供电冷却需求大

成本是第一项缺点，脚端接口电路的成本会与并测能力成正比。增加额外的测试接脚需要供应更多的电源，因此而衍生出更高的冷却需求。测试系统的并测能力受到限制可能不是因为需要使用测试机台所造成的，而是因为脚端接口电路的电源消耗量太大。

此外，增加耗电量和相关的冷却需求也会加大脚端接口电路实际需要的空间，导致驱动器和比较器无法位在靠近组件接脚的地方，使得传输线变长，总线的往返时间变得更久，而组件必须驱动的电容性负载（Capacitive Load）也更大。

空间需求大

尽管测试系统的驱动器可经过调整，驱动更长的传输线，但从待测组件返回的信号却不能，因此，抵达比较器的会是衰减过的信号。这个状况可能会因组件无法驱动增加的负载，导致它无法通过测试而被刷掉，但组件原本或许可以符合其应用所需的规格。

图一中显示的示波器图形是分别从距离驱动器18公分（较大者）和67公分（较小者）处所看到的440 MHz信号，在距离67公分的地方，信号因额外的电容性负载而衰减了。

《图一 在距离18公分和67公分外所看到的440 MHz信号示意图》

降低系统可靠度

加入更多的硬件也会降低系统的可靠度，由于系统中有更多的组件，而每一个组件都有故障的机率，因此，会缩短平均的故障间隔时间（MTBF），这一点必须在测试系统的设计和制造过程中加以解决。

在成本、电源需求和可靠度的考虑下，测试系统若全使用功能完整的接脚无助于降低测试成本，因为这些功能的成本很高，且在测试流程中的大部分时间，这些硬件的大部分功能都是完全未利用或利用率很低。

透过Wired-OR方法提高并测能力

另一种完全相反的设计选择是，直接透过Wired-OR方法共享脚端接口电路资源。这种做法的成本很低，不仅可以提高并测能力，且可以直接在接口电路板上进行，只需稍微修改或完全不需修改测试系统的硬件设计，即可就所要测试的每一种组件类型，选择性地使用Wired-OR方法。

尽管Wired-OR方法可以节省很多的成本，但它的缺点也不少：功能有限、效能变差、组件之间会相互干扰、软件本身和软件的使用方式更加复杂、以及会增加接口成本等。Wired-OR方法比较适合用于只用来驱动，且不含关键时序信号的接脚。

Wired-OR接脚的实体限制

唯有当可透过Wired-OR来驱动的接脚存在时，才能提高并测能力。参数测试需要使用PMU，组件的测试必须分次依序来做。通过Wired-OR并接的信号容易受到衰减和传输线分歧处的阻抗不匹配造成的反射所影响，而导致良率降低。

在图二中，分岔的长度大约5英吋，阻抗约80Ω，可以清楚地看到信号劣化（Degradation）的现象。若以1：4的比例共享，因PCB跑线的阻抗匹配不够经济有效，所以衰减会变得更严重。

《图二 Wired-OR比例为1：2和1：4所呈现的200 MHz信号示意图》

虽然在测试系统的硬件上不需要花费额外的成本，但因信号的绕接（Routing）和阻抗匹配更加复杂，需要额外的测试载板（Load Board）和探针卡，以致于仍会提高成本。在测试机台的使用年限内，购置单一探针卡的费用可能会超越整个测试系统，为此之故，在计算总测试成本时，必须包含这些大量增加的成本。

由于组件的接脚都互相连接在一起，因此，一个组件上的接脚若短路，可能造成共享脚端接口电路资源的组件也跟着出问题，而进一步降低生产良率。以多次触压进行晶圆测试时，接脚若触压Off-die可能会使这个问题变得更严重，必须透过增加成本或降低并测能力的方式加以解决。使用继电器或缓冲电路可以克服这个问题，但也会引发更多成本、可靠度和接口电路板布局方面的问题。

共享资源提高测试复杂度

除了Wired-OR接脚的实体限制外，共享资源也会让测试系统的测试程序软件变得更复杂。从PMU或组件依序读取的数据必须妥善分类和处理，这种困难度对测试成本的影响很难准确地加以量化，但确实很显著。

尽管有这些缺点，内存组件的测试还是经常采用Wired-OR策略，因为它的成本低，且可以选择性地用在最能容忍这些缺点的组件接脚上，例如仅用来输入信号、对时序的要求并不是那么严格的接脚。

专用的脚端接口电路功能

折衷的做法是提供具专用功能的接脚，依据测试的需求配置测试系统的功能，在不需要的地方省下不必要的成本和功能。如果测试系统可以做弹性的配置，能设定为完整I/O的接脚、只用来驱动的接脚（含频率和波形格式功能，但不含比较功能的驱动器）、或只有直流信号的接脚（只有电压位准，不含频率、波形格式或比较功能），就可以有效地降低目标组件的测试成本。

当所要测试的组件种类很多时，这种包含多种接脚类型的解决方案并不是很令人满意。在不确定的市场环境中，组件设计的变化速度很快，不同组件类型和同一组件的不同代产品之间的测试需求也可能大不相同。适合某一种组件的最佳接脚配置法不见得用在下一个组件的设计上，还是最理想的配置方式，使得测试系统最后不是专为某一种组件而设计，就是具备超规格的配置，以满足所有的测试需求。

包含多种接脚类型的第二个问题是它会对接口的设计造成一些限制，多了这些限制很麻烦，特别是在高并测能力的情况下，信号的绕接原本就极富挑战性。

为了应付多种接脚类型，必须提供测试系统软件，同样地，测试程序也必须因应多种接脚类型，而牺牲掉一些组件和测试程序之间的兼容性。

以Active Matrix技术为例

Verigy测试机台采用专利申请中的Active Matrix技术，重新定义了所能提供给待测组件的脚端接口电路。这项设计不仅可提高并测能力，且弹性十足，可满足各种测试需求，成本则低于传统的脚端接口电路，所支持的信号详实度却更高。

这项设计克服了三大挑战：首先并非所有的测试都会用到所有的脚端接口电路硬件、再者需要一种方法让所有接脚都可具备所有功能、最后可让输入到组件和从组件输出的信号具备相同或更佳的信号详实度。Active Matrix技术在测试系统中增加新的矩阵层，并重新定义脚端接口电路的运作方式。

到目前为止，为解决并测的需求，测试系统用了三种类型的脚端接口电路：标准的I/O接脚、Wired-OR接脚、以及主动式扇出（Active Fan-out）设计，每一种都各有其优缺点，请参见图三所示。

《图三 脚端接口电路设计方式的比较示意图》

I/O接脚

相较于其它的选项，标准功能完整的I/O接脚可提供良好的信号质量，每个硬件单位成本内的生产良率高，但产出速度较慢。然而，每支接脚的电源需求较高可能会对测试系统的设计造成一些限制，并且导致脚端接口电路无法太靠近待测组件。

Wired-OR

Wired-OR选项每单位成本内可提供的并测能力很高，且产出速度快，每支接脚的电源需求也低，缺点是功能有限且信号质量不佳，会降低生产良率。

主动式扇出

主动式扇出的脚端接口电路设计法系将一个Buffer-per-device接脚加入Wired-OR的设计中，这样做可以提供更好的驱动信号质量，并测能力更高但成本更低。不过，仍然必须依序读取数据，且信号质量会比原先的差，因此，这种解决方案比较适合用于仅用来输入信号的待测组件接脚。

主动式扇出设计还有其它的优点。待测组件接脚间的隔离度佳，且输入待测组件的信号更干净，因此，生产良率比Wired-OR高很多，成本又比标准的I/O接脚低。而且，藉由降低驱动器的电压范围，例如没有VHH，可以减少耗电量，使得这些驱动器可以密集排列在更靠近接口以至于待测组件的地方。当需要更大的电压摆荡（Voltage Swing）范围时，可以安排主驱动器分次给不同的待测组件接脚使用。

加入主动式扇出设计提高并测能力

Active Matrix的信道将比较的功能加入主动式扇出的设计中，解决了在待测组件的输入和I/O接脚上以最高的并测能力，执行主要数组的功能测试之需。驱动器和比较器的电源需求降低后，可以摆放地更密集且更靠近待测组件，既可提高供给待测组件的信号质量，又能降低待测组件在进行功能测试时必须驱动的电容性负载。

测试头中包含了Active Matrix设计中新增的矩阵层，它可以提供一个功能：在少部份的测试流程中，需要用到较多功能的脚端接口电路硬件，此时我们可以视需求地切换给不同组件的接脚来使用。当所有待测组件的接脚都并排连接时，可能需要分几次来测完所有组件的接脚。

由于脚端接口电路靠待测物很近，且并测能力很高（包括功能测试中的读取也可并行），因此，采用Active Matrix技术可提高生产良率。其也提供一些并测能力较低的功能，可以消除多种接脚类型带来的相关限制。若要评估如何取舍，必须再考虑所要达到的并测能力，且要将测试流程中的所有测试需求列入考虑。

分部并测能力（Parallelism by Parts）

目前的脚端接口电路设计，并测能力是用整个测试流程来做判断；Active Matrix技术则是依据测试的功能性，将测试流程分成几个部份，类似于内存测试中，参数测试用的PMU多年来的设计方式：所有接脚都共享PMU，可以降低测试系统的成本，但会增加参数测试的时间，由于参数测试的时间一般都很短，因此，这样的取舍可以有效降低测试成本。

使用PMU进行参数测试

参数测试需要使用PMU，测试闪存时，估计可能会占去总体测试时间的1％，测试DRAM时，则会占去10％的时间。若每支接脚都配置一个PMU，固然可以缩短测试时间，但提升产出速度的效益远不如它的支出。不过，若能在测试机台设计时，安排较少数量的PMU，不失为一个很好的机会，能节省机台的成本，又能减轻电源的限制。

量测交流参数时，并不需要使用PMU，但会需要使用到驱动器、完整的比较器，也可能会用到Window Strobe的功能。组件的接口测试是用来量测组件输出信号的质量，验证完这些参数后，待测组件的输出部份也就测试完成了。

由于此时不需要量测内存产品里主要数组的功能，因此，不必像功能测试一样，需要多次存取主要数组的每一个地址。当组件的内存容量变大时，执行交流量测所需的次数及其测试时间并不会按比例增加。

功能测试耗费时间

功能测试需要花费的测试时间占最大宗，由于每一项测试都必须多次存取待测组件的所有内存数组，因此，功能测试通常会占掉DRAM和闪存大约90％的测试时间。功能测试用的脚端接口电路硬件包括驱动器和一个比较器，以验证待测组件的I/O能否驱动正确的数据。因此，针对这些功能测试的需求，增加脚端接口电路的数量来提高并测能力，最有机会降低测试成本。

分部并测能力设计

Active Matrix技术可以让设计者进行各种的I/O配置，使接口设计更加简单，以节省接口的成本。而且，由于脚端接口电路可以位在更靠近待测组件的地方，因此，相较于传统的脚端接口电路信道，待测组件I/O所驱动的信道电容性负载较低，更符合待测组件的最终用途，也有助于提高生产良率。

《图五 DNLA 1.0/1.5版订立的装置角色及类别。》 - BigPic:938x420

Active Matrix技术可以让设计者进行各种的I/O配置，使接口设计更加简单，以节省接口的成本。而且，由于脚端接口电路可以位在更靠近待测组件的地方，因此，相较于传统的脚端接口电路信道，待测组件I/O所驱动的信道电容性负载较低，更符合待测组件的最终用途，也有助于提高生产良率。

若要在降低测试成本上展现优势，需将测试系统硬件的设计优化，让测试流程中的大部分时间都能提供最高的并测能力。锁定主要数组的功能测试项目加以改善，即可以将脚端接口电路信道的成本及耗电量减到最低，而且不论是闪存或DRAM，都能在大部分的测试时间中达到提高并测能力的目标。

（本文作者Scott West为Verigy惠瑞捷的产品经理，在内存ATE产业的经验长达14年，包括在Teradyne、Credence和IMS等公司的应用和营销经验，以及在Barris Lotterer公司的管理顾问经验。联络方式：Verigy, Memory Test Solutions, 10100 N. Tantau Ave., Cupertino, CA 95014, 503-804-2571, e-mail： scott.west@non.verigy.com ）

（Note：This article is republished with modification from EE-Evaluation Engineering with permission of Nelson Publishing Inc（copyright symbol）January 2009.）