为了解决信号完整性的问题，在Implementation及签核（Sign-off）的每个阶段重新定义实体互连的布局技术及驱动器的模型是必要的。在设计的过程中包含合成、布局、绕线及签核，都必须同时进行最佳化来解决时序，面积、电压及信号完整性的问题，让这解决方案能够收敛以达到设计上的目标。传统的IC设计技术已经无法达到这样的需求，新的设计方法必须能够准确的量测现今深次微米IC设计中金属层中电气及实体的特性，这样才能解决信号完整性的预防、侦错、分析以及签核。

本文将讨论信号完整性对IC设计工程师的挑战及影响，例如互扰（Crosstalk）、压降（IR Drop）以及电子飘移（Electromigration）。文中也将解释为什么大部分现今的IC设计解决方案并不能够解决信号完整性的问题，并提供一个可实行的选择方案。

互扰（Crosstalk）

在先进的制程中，金属的互连有更小的宽度、更高的高度、更短的间距以及梯形的切面。因此在导体中金属线间的电容增加了，如(图一)。在现今的设计中，金属线间的电容（Wire-to-Wire Capacitance）更比基板电容（Substrate Capacitance）及边缘电容（Fringe Capacitance）扮演更重要的角色；再者，电晶体间也能够完成更快的边缘率（Edge Rates）。这两个因素增加了由信号间电容耦合的信号干扰的可能性，而此增加的耦合电容亦导致了两个不受欢迎的影响：

• (1)由互扰所引起的延迟发生在当两条邻近金属线的交换时间重叠在同一个时间范围（Time Domain）时，依据相对的转换方向，通路（Path）将比预期的更快或更慢。





• (2)由互扰所引起的杂讯将导致从活动中电压的尖峰讯号引入到相连的网路上，如果电压超过了交换的临界，这将导致错误的变换，更进一步导致错误的行为。

(图二)说明了以上的模式，该图形表现出互连延迟的构成是制程几何的函数，在130奈米及以下的制程时，金属线间的电容延迟主导了所有的互连延迟。

《图一　不同制程下的金属线间电容比较》

《图二　不同制程条件下的互连延迟情况》

由互扰所引起的延迟

由互扰所引起的延迟造成的影响，请参考(图三)的线路，这3条简单的线路（Net A、Net B、Net C）藉由2个电容（CC1、CC2）相互耦合，为了能更了解信号完整性的问题，以下将这些网路区分为“Victim”和“Aggressor”；Victim的定义为这些发生延迟及逻辑层次改变的网路，Aggressor的定义为这些对Victim网路产生有效的耦合电容以及这些将转换的电子能量耦合到Victim的网路。

《图三　Aggressor ​​and Victim网路之耦合电容》

在Aggressor网路上发生的转换将藉由电容的耦合传输到Victim网路上。这将产生一个非预期的Victim讯号转换波形的​​变形，同时导致在Victim网路上的延迟。根据不同的Victim及Aggressor的转换方向，延迟所造成的效应可能是(图四)中的一种：如果Victim跟Aggressor的转换是在相反的方向，延迟将会增加，这将可能导致违反设定时间（ Setup Time）；如果Victim跟Aggressor的转换是在相同的方向，延迟将会减少，这将可能导致违反保存时间（Hold Time）。

《图四　延迟所造成之效应》

互扰所产生的杂讯（Crosstalk-Induced Noise）

除了影响时序之外，导线间的电容耦合将导致功能的失败。当一个Aggressor网路在一个紧邻的Victim网路上转换，将可能引起Victim上的杂讯， 导致非预期的讯号转换或逻辑上的失误。这种效应就是互扰所产生的杂讯（Glitch）。

《图五　互扰对功能上造成的影响》

(图五)说明了互扰对功能上所造成的影响，因为耦合电容（Cc）的关系， 在这个范例中Aggressor网路因互扰对Victim网路所造成的互扰杂讯。当耦合的能量超过了缓冲器的杂讯容忍范围，将导致一个不必要的缓冲器输出转换，甚至更进一步传播到相继的元件而导致功能上的失败。

电压降（IR Drop）

在电源供应网路上的电阻网路以及即时的电流，将对元件造成一个即时的电压减少，这电压上的减少就是“电压降”，会造成元件延迟的增加进而导致违反设定（Setup）；违反Setup将降低元件的表现。再者，降低电源功率也将降低元件的杂讯免疫能力，进而导致功能的失败。 (图六)展示了元件延迟和供应电源功率的相对关系。

传统上工程师利用设计一个最差情况（worst-case）之电压降来控制有害的压降效应，利用元件库的特征化及压降值来决定该最差情况的环境条件，将设计中功率网路的压降值维持在这个标准。通常压降值的临界点为10％的供应电源电压，在先进的制程中，这将导致10％或什至更多的元件延迟。为了满足电压降的限制，现在工程师常增加功率的网路，但这也消耗了有限的路由资源。当需要更多层来作路由时，这更增加了光罩的成本，也可能造成额外的耦合电容而降低晶片的表现。当电压降的值超过了5％的工作电压时将导致非线性的时序改变。为了计算这延迟及供应电压的非线性关系，我们必须利用复杂的模组，例如Scalable Polynomial Delay Models（SPDMS）来作静态的时序分析（Static Timing Analysis；STA）。

《图六　元件延迟和供应电源功率的相对关系》

电子飘移

电子飘移发生在当高密度电流的电子产生的电子力量，冲击格状金属结构的离子；这种力量将随着时间而造成金属位移，进而在高密度电流的地方产生断层或在低电流密度的地方因离子的沉积而造成短路，如(图七)。在电源及地线的网路格点，因为电流较大且方向一致，最容易造成电子飘移的现象。时脉信号（Clock）则容易因高电流密度、频繁的转换及明显的边缘而造成电子飘移的现象。

标准元件的金属化及元件间的互连线路也很容易受电子飘移的影响，在先进深次微米的制程中，由于通孔（Via）相对的高电阻、较小的横切面积，以及在制造时容易形成断层，通孔特别容易受电子飘移的影响。在交流电源中的金属会有比较长的生命周期，但仍然会因随时间的增长而造成电子飘移的失败。

《图七　电子飘移示意图》 电子飘移起始于金属结构的粒状边界，且会随着时间增长而导致失效（如右图箭头所指的浅灰色部分）或丘状凸起（右边深灰色部分）。

现有的设计流程中，在金属的互连线路常因为自我加热现象（Self-Heating；或称Joule Heating）而导致互连线路温度的上升。温度上升将使电子流的阻力增加而导致电子飘移更恶化。当断层形成后，将使附近的电流减少， 也同时减少了横切面的面积，这样又将使断层区附近的电阻及电流密度的增加，而使Self-Heating及电子飘移的效应更明显。由于不同的热膨胀系数,线路的Self-Heal也将引起线路及电介质间的机械压力,而这些热机械压力(Thermal-Mechanical Stress)将使互连线路产生失败。

解析当前信号完整性解决方案

大部分现存的信号完整性解决方案在某些地方都不够完备，例如由许多单一设计工具所组成、未经修正的设计流程，将无法使时序及信号完整性在流程中得到收敛，另外也可能提供省略了签核验证的设计流程，而导致未能侦测的错误，使设计产生问题。

信号完整性解决方案如果建立在不同的设计工具将会有许多烦人的问题，特别在当我们想要整合由不同的时序计算引擎、元件库、资料库、限制（Constraints）、 造型（Modeling）技术、萃取引擎（Engine）、过滤装置（Filtering Mechanisms）。这样的设计流程将让工程师必须解决时序及杂讯的修正以及不同设计工具资料库的转换，而浪费许多宝贵的时间。这些设计工具的介面及资料的转换常不能正确的表达Slew Degradation、Overlapping Tails of Aggressor/Victim Waveforms或是非同步设计中的时间区域， 这将造成时序及信号完整性的问题，使设计流程无法收敛。

如果设计流程省略了Sign-off验证或许能提供一个整合的流程，但在先进的制程技术中互扰及时序的交互作用将更复杂，耦合电容的改变将影响设计的表现。因此，如何将Conformal Dielectrics、Copper Dishing、不规则导体（Trapezoidal Conductors）等效应正确的反应在萃取电阻电容的计算上，这样才能在延迟的计算（Delay Calculation）上正确的反映出是否有互感的问题。一个忽略掉Sign-off验证的设计流程，将导致时序及信号完整性的问题而使设计走向失败，为了完整的解决信号完整性的问题，一个新的解决方案是必须的。

强化了信号完整性的设计平台

目前已有可提供一个提供解决信号完整性问题，包括在预防、分析、修复及Sign-off的收敛设计流程设计平台（如Synopsys之Galaxy SI）。该平台能将设计免于因互扰所产生的延迟、杂讯（Glitch）、电压降以及电子飘移的影响， 同时解决时序问题。这是一个易于导入的解决方案，同时也被元件库及其他设计工具公司支援， 更是一个经客户验证， 也已经被导入设计流程中。

在功率网路防止电压降及电子飘移的问题

在Implementation的设计流程之前，分析功率网路（Power Grids）的电压降及电子飘移问题是必要的。如果在网路中发现电流负荷不够或可靠性有问题，浪费时间在Implementation上将是非常没有效率的， 而且这些问题最好能一开始就解决。在新一代的设计平台中，这些问题都将在早期的设计企划（Design Planning）阶段就开始做评估。

Placement and Routing-based的互扰及信号完整性的预防、分析及修复

跟互扰有关的信号完整性问题可以在Physical Synthesis时就被发现。为了让这些效应能在Placement-Based的预防阶段发挥效用，必须有一个杂讯图来计算潜在的互扰效应。将互扰的效应变成一个Physical Synthesis的成本公式（cost function）可确保Placement及杂讯被同时在时序、面积、功率等等的问题上进行最佳化；这样所产生的Netlist将会有最少的杂讯问题。

《图八　在physical synthesis防止互扰》

在Physical Synthesis的互扰预防并不只有Slew Balancing或Gate Sizing而已，可在在最佳化的过程中加入额外的Cost Function。 (图八)说明了已经放置好的Netlist在加入额外的Costing及没有加入前的比较。潜在的Victim有较弱的Driver，推动较长的网路。解决方案为加入一个较强的Driver及让Driver的位置比较靠近Receiver。这样的最佳化可让已放置好的Netlist在将来Routing的阶段较少产生杂讯的问题，且因许多问题已经被事先解决，能使投片时程（Time-to-Tapeout）更为快速。

在Routing的设计中有几个阶段，有许多方法可以用来降低互扰及电子飘移的问题。并不是所有的方法都必须在每一个阶段中使用。在整个设计流程中，对比较敏感的网路例如Clocks、Resets及Test Enables等等，Routing的规则可用Net-Specific的Wire Spacing及Shielding，虽然这样对保护特殊的网路有很大的帮助，但也必须消耗宝贵的Routing资源。

在Galaxy SI 设计平台中一个重要的特性就是拥有统一的Runtime结构，这将容许Timing Windows、Congestion以及Route Topologies在指定Global Route Cells时同时被计算。在Global Routing的阶段就将这些资讯考虑进去将有助于减少Runtime， 因为这将减少杂讯的产生及降低之后Detail Routing阶段的时间。

在接下来的Routing阶段就是Track Assignment。在决定那一个Layer或Track来指定特殊的讯号时，互扰的问题将一并被考虑。 Pin-Specific杂讯特征化也同时用来保护更敏感的网路Pin。较少发生耦合电容的Layer将被指定给较长的Routes，以及平行的Track Assignment将避免长的Routes。

Detail Routing将决定最后的Interconnect、Layers、Adjacency、Spacing以及Width来同时将互扰及时序做最佳化。在壅塞以及对时序敏感的设计中，要防止每一个问题是不可能的。同时在之后的Engineering Change Orders（ECOs）中，也可能导致信号完整性的问题。一种Search and Repair的逻辑方法将可以正确找出及修正问题而不会破坏时序。

在所有的Routing阶段作最佳化及Over-Archings Strategy将在早期降低信号完整性的问题，借以改善设计流程的收敛性及Runtime。大部分的Routing方法都可被分散来平行处理问题，这更将减少Runtime的消耗。这些方法都利用每个阶段所取得的资讯来改善及避免问题，让整个设计流程更简化、更有效率。

信号完整性的分析及签核

任何信号完整性的分析都只能做到在建立在分析时序及寄生值的基础上。在信号完整性的分析上一个重要的步骤就是决定偶合及Power/Ground的网路寄生电容。现在的制程将有新的Modeling挑战，例如Copper Dishing、Air Gaps等等。藉由经过验证及市场上领先的解决方案来解决这些先进制程的效应是必须的。

一个综合的信号完整性分析及签核解决方案需要加入一个静态时序分析（STA）的环境来考虑SI对时序所造成的影响。因为STA是做最后的分析，这样能确保之后没有时序及信号完整性的问题。为了达到签核的目标，Golden Delay Calculation Engine是必须的。 ASIC领导厂商及晶圆代工厂也投资了许多资源来验证STA的设计工具及Delay Calculator以符合对精确度的需求。将经过业界验证的技术整合进信号完整性的分析工具将确保信号完整性签核的成功， 同时也确保了Foundry在正确的时序及杂讯元件库（Noise Library）上的投资。

在信号完整性的签核使用市场上领导的静态时序分析环境有两个好处：因为整合的环境已经有能力在数小时内分析数百万逻辑闸的设计，信号完整性的分析将更有效率。另外在设计流程上较易于采用，只需对现有的设计方法做些许的改变， 就可达到信号完整性的签核。在Implementation的过程，静态时序分析及信号完整性的签核是在Tape-out之前完成时序及信号完整性的最后及最重要的步骤。

时序及互扰所引起的杂讯并不是签核的唯一标准。由于我们需要在对电子飘移， 功率消耗，以及电压降的签核验证来确保Power、Performance，以及可靠度的目标有达成。这些需求在设计平台中将很容易达到。 Rail分析的结果将提供一个正确，在设计阶段中完整的签核解决方案来分析在先进制程中的功率消耗、电压、电压降和电子飘移。使用专利的设计方法，Rail的解决方案将加快Time-to-Market，同时精确性也经HSPICE的验证。

结论

许多设计团队已经确认在高阶制程中，信号完整性将成为SoC及ASIC设计中最重要的问题。如果信号完整性的影响在Implementation的阶段被忽略， 设计将可能会有功能上的错误及Performance上的问题，在Implementation的阶段没有预防信号完整性的问题，信号完整性将变的非常棘手。互扰所造成的延迟及杂训是信号完整性中最重要的效应，这将影响设计的时序及功能。另一个重要信号完整性的效应是电压降，将降低设计中时序的表现以及降低对杂讯的极限， 增加了无法符合对信号完整性目标的危险；而电子飘移将造成可靠度的问题而导致较短的晶片生命周期。

解决方案的最大好处是能够利用预防、分析、侦错以及签核的能力来解决及符合设计的目标，包含在表现上、功能上以及可靠性。一个共同的时序、Extraction、 Noise Modeling、元件库和资料库将确保可预测及收敛的Implementation设计流程。在静态时序分析的环境分析信号完整性的效应，将提供使用者在动态模拟及单点信号完整性分析工具所做不到的Full-Chip表现及容量。

（作者任职于Synopsys）