因应高阶芯片的需求量大增，与其对小面积、高输出(I/O) 、高散热、低噪声等特性的产品需求，后段封装制程不断朝向缩小芯片体积或在同等芯片面积内整合更多功能以提高I/O数量，及降低成本考虑的方向发展，其中「细间距封装」（fine pitch bonding）技术，由于具备上述条件之优势，并在技术方面演进日趋精密，其重要性因而与日俱增。

细间距封装技术发展背景

高阶芯片需求量增加

近年来网络、通讯、消费性电子产品及可移植性装置等科技产品快速成长，为摆脱产品笨重、体积庞大的束缚，各类产品朝轻薄短小的趋势进展，对IC芯片的小面积、高积度与高散热率的需求日增，采用系统化高阶芯片的比率也相对增加。

为因应这股发展趋势，高阶芯片的设计皆朝向降低耗电量、缩小体积与多功能整合的趋势发展，为符合这项需求，各高阶芯片设计公司不断强化复合技术与系统解决方案能力。为满足整合组件大厂与芯片设计公司相关的需求，全球主要专业代工大厂无不积极发展更精进的封装与测试技术，以共同突破研发技术上的瓶颈。

先进封装技术，符合产品需求

结构完整的台湾半导体产业，不但为全球半导体制造市场提供绵密的半导体制程供应链，同时持续发展高附加价值的高阶制程。随着计算机芯片、绘图芯片、通讯网络与蓝芽芯片等注重轻薄短小产品的快速发展，同时为因应线幅微缩的发展方向，后段封装技术亦不断强化封装间距缩小的能力，以配合日益缩小的晶粒面积，细间距封装技术也应运而生。

近年来IC芯片设计随着功能增强、尺寸小型化的需求，高I/O脚数及缩小晶粒焊垫尺寸与间距的设计，已成为IC发展的趋势，也使得细间距封装技术的重要性与日俱增。而细间距的封装技术主要是为了搭配IC设计公司整合多功能的设计与上游晶圆厂的制程技术，现阶段前段制程的线幅由0.35微米渐次缩小为0.25微米、0.18微米至0.13微米，线幅每一阶段缩小，后段封装打线间距也须跟着缩小85％，因此对封测厂商而言，芯片面积缩小的效益可直接反应在大幅提升的成本竞争力上。

细间距封装的特性与应用趋势

特性与优势

基本上，细间距封装具有使IC芯片体积缩小和芯片功能增加之特性与优势。

1. 芯片体积缩小，降低生产成本：

由于采用细间距封装，可在更少的晶粒体内容纳同样的I/O数，于是在同样大小的晶圆可产出的晶粒数量也相对增加，使得前段高阶芯片复杂功能所需的高I/O数才有实现的可能。由于每片晶圆能切割出的晶粒增多，生产的成本相应降低。

2. 芯片功能增加：

以细间距封装技术作后盾，IC单位面积的积集度大幅增加，I/O数也增多，芯片内电路的内部连接数更是连带倍增，因此在相同单位芯片面积中涵括的功能能够大幅提升。

3. 应用趋势：

IC芯片单位面积的电路积集度增加，使同样面积大小的芯片功能扩增时，芯片的I/O数也相对增加，此时细间距封装技术便成为合乎成本与效能的极佳封装选择。因此，这项技术可说是科技产品追求轻薄短小、高效能与低成本的关键解决方案，相当适合应用于多功能整合IC，如芯片组和显示适配器上的绘图芯片等。

因此，现阶段包括芯片组、绘图芯片、网络芯片、蓝芽芯片等产品，在缩小体积的趋势，以及在晶圆制造方面朝向0.13微米的制程迈进之际，后段封装制程同时也发展相应的细间距封装技术，以符合市场供需。目前，细间距封装的应用领域包括多功能整合IC及如网络芯片、DVD Player芯片组、DVD-ROM芯片组、CD-RW芯片组以及蓝芽芯片等主流高阶产品。

细间距封装技术解析

所谓的「细间距封装技术」，即是当产品进行封装时，在微小的焊垫上运用对打线弧度具极高精准度的焊线机台、金线(gold wire)、瓷嘴焊针加以焊接的精准焊接过程。而究竟多小的焊接间距可被归类为细间距封装，事实上并没有一定的标准范围，而是在不同时间点上，依照当时的技术水平，而有不同的定义与规范。举例来说，大约在2年前，60微米的间距即可称为细间距封装，但现今的细间距标准则介于45至50微米间，未来则朝向40微米以下的间距迈进。

以整个封装的演进而言，可概分为以下4大阶段：

1. PDIP封装型态：

其为最早期采用的的IC芯片封装技术，封装时其引脚长在IC两边，数目大约在8至48只之间，封装后的体积相对较大，焊垫（pad）的间距多半在110微米以上。

2. QFP封装型态：

随着技术的革新，封装型态逐次演进至运用IC四边长引脚，引脚数最多为304只，焊垫间距则落在60至110微米之间。

3. BGA封装型态：

近年来，随着IC芯片设计功能增强与尺寸小型化的需求，I/O脚数的不断增加，封装型态由导线架（lead frame）产品QFP，转而成为使用基板（substrate）的闸球数组封装技术（BGA），而晶粒（die）上的焊垫（pad）尺寸与间距也随着缩小，从80微米降至60微米以下，由此迈入「细间距封装技术」的世代。

4. Flip Chip封装型态：

随着市场对高度电性和散热效能产品之需求日增，覆晶封装（flip chip）也应运而生，并日渐受到市场的注目。覆晶技术为典型的晶圆级封装，以芯片凸块（bump）与基板（substrate）链接而取代打线，能克服高I/O需求的产品，适用于I/O数在1000以上的产品，其优势在于，能大幅提高产品的电性效能及散热效能。

虽然覆晶技术能在电性和散热能力能达到极佳的效能，然而在高成本与其他相关量产条件的考虑下，目前对于500至700脚数的产品而言，细间距技术仍然是优先的选择。目前细间距封装技术可分成单层焊垫设计、双层焊垫设计和三层焊垫设计技术，其技术特点分述如下：

1. 单层焊垫设计（In-line Pad Design）

单层焊垫即是在晶粒四周仅有一排焊垫，由于间距缩小I/O数量增加，焊接区（from pad to lead）在有限的空间里导线密度增高且线径变小，增加了封胶时冲线的可能性，因此在打线接合、封胶等流程间，必须严格控管，以达成稳定的封装生产良率。目前量产的单层焊垫设计最小间距为50微米，使用导线的直径为20微米。

《图一 单层焊垫设计》

2. 双层焊垫设计（Staggered Pad Design）

双层焊垫设计是指晶粒的四周具有两排焊垫，两排焊垫相互交错，使得晶粒的电路设计能够更紧密，如此一来，在更少体积的晶粒中，容纳相同的I/O数；或是在同样大小的晶粒中，可整合更多I/O数。

此外，为避免电路短路效应，内层的导线和外层的导线以不同的导线高度（Loop Height）彼此隔离。目前量产的双层焊垫设计单排间距最小为70微米，使用导线的直径为28微米。

《图二 双层焊垫设计》

3. 三层焊垫设计（Tri-tiers Pad Design）

三层焊垫设计是指晶粒的四周具有三排焊垫，三排焊垫相互交错，使得晶粒的电路设计更加紧密，在更少体积的晶粒中，容纳相同的I/O数；或是在同样大小的晶粒中，可整合更多I/O数。

为避免电路短路效应，内层、中层和外层的导线必须以不同的导线高度相互隔离。目前量产的三层焊垫设计单排间距最小为75微米，使用导线的直径为28微米。

《图三 三层焊垫设计》

细间距封装技术挑战与发展现况

为追求更大幅的成本降低，细间距封装技术的进展也需不断精进，以符合晶粒设计整合高I/O数的要求。早期的单层焊垫（In-line Pad）与双层焊垫（Staggered Pad）技术，因受限于焊垫的紧缩设计，以及封装上的设备及材料性质的能力极限，而产生焊线接合强度不良，冲线值提高及可靠度不足的情况，使其已经无法满足高I/O的IC设计进展，因此为提升良率与高质量下更积极发展多层焊垫设计之先进技术使其焊线良率提升。

然而在细间距技术制程中，需面对以下各项关键制程技术：

1. 基板的接脚间距（inner lead pitch）缩小

由于采细间距设计的IC晶粒体积会较为缩小，使得从焊垫延伸而出的导线长度相对变长且又必须使用较细的导线直径，因而提高了焊线与封胶的困难度。以日月光来说，在改善制程良率方面即将基板上的接脚间距往内缩，使接合点( from die pad to lead of substrate)的间距减至最少，同时其对制作基板时的光罩和蚀刻能力也掌控得宜，以获得最佳的线宽比。

2. 瓷嘴焊针的设计

瓷嘴焊针的设计须同时考虑焊垫的间距（pad pitch）当焊垫的间距愈细则瓷嘴焊针的尺寸也相对的愈来愈小，因此焊针的设计与高精度尺寸控制将直接影响制程的稳定性。另外，如何强化瓷嘴焊针材质的强度与能量传输效果，则是另一个考虑的重点。制程中由于焊垫的间距缩小使得焊线的高度降低，以避免瓷嘴焊针的撞击和导线受损的状况发生，因此拉线时角度与弧度需严谨控制。日月光已成功发表三层焊垫（tri-tiers pad）封装技术，这是对其在拉线角度与瓷嘴焊针拉线时导线弧度之控制具有成熟经验的证明。

3. 封胶过程的控管

IC芯片进行封胶时，是以高温的黑胶液体灌注到打好导线的芯片与基板上，因此当导线间的距离更近时，若是黑胶的材料不妥，温度失调、或是速度控制不当，都将引发冲线问题，造成IC芯片封装的瑕疵。针对此点，日月光强调在制程方面需有最佳的封胶方程序，才能在黑胶材料上、温度调整与模流控制参数处理方面做好谨慎控管。

细间距技术未来发展潜力

以封装产能而言，目前国内前5大封装厂的产能利用率均在6成以上，国内大厂如日月光、硅品在细间距封装技术的高阶封装产能已出现满载情形。以日月光而言，目前其打线机数量已超过2000台，同时也不断增加中，以因应不断扩充的产能需求。

细间距封装技术演进至今，各家封测大厂无不在焊垫设计与间距微缩上进行突破，根据调查统计数据显示，目前间距小于60微米的IC芯片比例占4％，至2006年时，将可成长至28％；若是以瓷嘴焊针（capillary）（细间距封装技术制程中的拉线工具）的消耗量观察，间距为60微米占13％、50微米占10％、40微米占9％、30微米则占3％，由此可以看出细间距封装技术扮演的角色日益吃重。

由此可见，细间距封装技术的发展仍有相当大的成长空间。一般而言，对于I/O数在500至700的产品，细间距封装技术皆是兼具低成本与高效能的最佳选择；然而，如果IC在设计上具1000以上I/O数，以及高度电性与散热效能之需求时，则需转而采用成本较高的覆晶封装（flip chip）技术，而这也将是半导体产业的另一项重大课题。现阶段后段的封测厂商仍然应该把握细间距封装技术快速成长的发展潜力与可降低总体成本的优势，在不影响电性表现的前提下，寻求突破现阶段技术瓶颈的解决方案，使细间距封装技术朝更先进的制程方向迈进！

(作者为日月光半导体研发部副总)