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了解管線式類比數位轉換器
類比技術專欄

【作者: Debra Buchanan】   2009年04月02日 星期四

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管線式類比數位轉換器(Analog-to-Digital Converter;ADC)已經成取樣速度由每秒一百萬次(MS/s)一直到一億次以上,應用最受歡迎的ADC架構選擇,在較高取樣率下可以達到8-bit的解析度,速度較低時則可以提供16-bit的解析度,這些解析度與取樣率涵蓋了各種廣泛的應用,包括影像處理、超音波醫療影像應用、數位接收器、基地台、數位視訊(如HDTV)、xDSL、纜線數據機以及快速乙太網(Fast Ethernet)等。


較低取樣率應用目前還是逐次逼近暫存器(Successive Approximation Register;SAR)以及積分型結構,例如較新過度取樣/Sigma-Delta類比數位轉換器的天下。而最高取樣率,例如每秒數億次或更高的應用則依然使用閃速型ADC以及它的變化結構,不過近年來各種型式的管線式ADC不論是在速度、解析度、動態效能或者是耗電上都有相當大幅的改善。


管線式ADC(Pipelined ADC)架構

圖一為12-bit管線式ADC的可能架構方塊之一。圖中類比輸入電壓VIN首先由取樣保持(Sample-and-Hold;S&H)電路進行取樣與保持,並透過第一級電路中的閃速型ADC量化成3位元,接著這個3-bit輸出送到一個精確度達12-bit的3位元ADC,再將取得的類比輸出由輸入減去,接著將所得到的餘值放大4倍後送入下一級電路,這個餘值放大動作在整個管線上持續進行,提供每一級電路3位元的處理直到達到用來解析最後4個LSB位元的4-bit閃速型ADC。


由於每一級電路所得到的位元值是在不同的時間點取得,因此同一個取樣的位元值在送入數位化錯誤校正邏輯電路之前必須先透過移位暫存器進行時間同步,請注意,由於每一級電路中具有的取樣保持功能,因此當某一級電路級完成取樣處理,決定位元值並將餘值送到下一級電路後,就可以開始進行下一個取樣,這樣的管線式動作方式就帶來了高產出率。



《圖一 由4個3-bit電路級組成的管線式ADC,每個電路級提供2位元的解析》
《圖一 由4個3-bit電路級組成的管線式ADC,每個電路級提供2位元的解析》

延遲

由於每個取樣在所有相關位元值完成並整合送到數位化誤差校正邏輯電路前,必須要經過整個管線傳遞,因此管線式ADC就具有不可避免的資料延遲,以圖一中的架構為例,延遲大約在3個時脈週期,請參考圖二。



《圖二 管線式ADC中的資料延遲》
《圖二 管線式ADC中的資料延遲》

數位化錯誤校正

大部份較新的管線式ADC都採用一個稱為數位化錯誤校正的技術來大幅降低閃速型ADC以及各個比較器的精確度要求,在圖一中,總合節點輸出的3-bit餘值擁有原始第一級電路輸入電壓1/8的動態範圍,而接下來的增益只有4,因此,第二級電路的輸入僅佔有第二級電路中3-bit ADC一半的範圍,也就是第一級電路中3位元轉換沒有誤差時。


如果第一個3位元閃速型ADC中的一個比較器發生大幅偏移,那麼當接近該比較器觸發點的類比輸入出現時,就會產生錯誤的3位元碼,造成不正確的3-bit ADC輸出,帶來不同的餘值。不過我們可以證明,只要這個經過放大的餘值沒有超過接下來3-bit ADC的範圍,那麼管線其他部分所產生的LSB碼加到這個不正確的3-bit MSB後將可以得到正確的ADC輸出碼,這代表了圖一中沒有一個閃速型ADC需要擁有和整個ADC相同的精確度,事實上,電路級一到四中的3-bit 閃速型ADC只需大約4-bit的精確度。


數位化誤差校正並無法解決最後4-bit閃速轉換動作所造成的誤差,不過任何在這裡所產生的誤差會由這個4-bit閃速ADC前的較大總合增益所抑制,在此為44,因此只有最後級電路需要擁有超過4位元的精確度。


在圖一的例子中,雖然每個電路級都會產生3個位元值,但由於電路級間的增益只有4,因此每個電路級的有效解析度為2位元,多出的位元只是用來將餘值的大小降為一半,讓下一級的3-bit ADC有數位化錯誤校正的空間,這個作法稱為相鄰電路級間的1位元疊合(1-bit Overlap),因此整個ADC轉換器的有效位元數為2+2+2+2+4=12位元。


元件的精確度

數位化錯誤校正並無法修正各個DAC與增益放大器的增益或線性誤差,特別是前端取樣保持電路與DAC需要大約12位元的精確度,而接下來電路級中的元件精確度要求則較低,例如第二級為10位元,第三級為8位元等等,原因是這些誤差量會因前方電路級間的增益而予以縮小,因此這個特性通常被利用來讓管線級處理電路越來越小以便進一步節省耗電。


在大部份採用CMOS或BiCMOS製程技術所設計的管線式ADC中,取樣保持電路、DAC、總合節點以及增益放大器通常以稱為相乘DAC(Multiplying DAC;MDAC)的單一電容交換電路實現,限制MDAC精確度的主要因素為電容器間無法避免的不匹配,但是純雙載子的實現方式卻更為複雜,並且會受到電流源DAC以及電路級間增益放大器中電阻不匹配的影響。


基本上來說,對12位元或更高的精確度,就需要進行電容或電阻的調整或數位調校,特別是在前面幾級的電路。


數位調校

MDAC中的調校動作由第三級電路開始,在第三級後電路的MDAC誤差值小到不需調校,第三級電路輸出由接下來的管線式ADC進行數位化,並將誤差值儲存在晶片的RAM記憶體中,當第三級MDAC調校後,可以以類似的方式來調校第二個MDAC,同樣地,在第二與第三個MDAC調校後,就可以用它們來調校第一個MDAC,我們使用平均值,特別是在第一個與第二個MDAC上來確保調校不會受到雜訊的干擾,在正常的轉換過程中,這些誤差值會由RAM記憶體中取出並用來調整數位化誤差校正邏輯電路的輸出。


《圖三 管線式ADC架構》
《圖三 管線式ADC架構》

不同的架構變化版本

由圖一中的例子我們可以明顯看出,依照每一級電路所解析位元數、LSB閃速型ADC的位元數,以及是否利用數位調校或調整來改善前幾級電路精確度的不同,就帶來了各種不同管線式ADC的變化,每一級電路所處理位元數的分配部分由目標取樣率以及解析度決定,基本上,較高速的CMOS管線式ADC傾向於在每一級電路使用較少的位元數,甚至低到每一級1位元且電路級間增益為2,原因是要在CMOS製程中實現具備高增益的寬頻放大器相當困難,較低取樣率的CMOS管線式ADC以及雙載子管線式ADC的每一級電路位元數通常較高,因此資料延遲也較短。


管線式ADC與其他ADC的比較

逐次逼近暫存器ADC

在逐次逼近暫存器(Successive Approximation register;SAR)ADC中,位元值由單一高速高精確度比較器透過由MSB到LSB逐一位元比較的方式將類比輸入與DAC輸出比較,逐次逼近類比輸入值,SAR架構的串列特性造成它的工作速度限制在幾個MS/s,並且如果解析度更高,例如14或16位元時速度會更慢。


另一方面,管線式ADC則採用了只針對一或少數位元同時運作的多電路並列架構,雖然SAR中的比較器只有一個,但這個比較器本身的速度必須夠快並且精確度也必須和轉換器一致,相對來說,管線式ADC中的比較器沒有任何一個需要這樣的速度或精確度要求。


不過管線式ADC通常要比相對的SAR ADC佔用大上許多的矽晶片面積,同時SAR ADC也只有1個週期的延遲,而典型的管線式ADC則需要3個週期或更多,和管線式ADC一樣,超過12-bit精確度的SAR ADC通常也需要經過調校或調整的程序。


閃速型ADC

先不管本身的並聯處理特性,管線式ADC在DAC中還是需要精確的類比放大以及各級電路間的增益放大器,因此需要大量的線性穩定時間,另一方面,純粹的閃速型ADC則擁有大量包含寬頻增益預放加上閂鎖器組成的比較器,和管線式ADC中的放大器不同,這些預放大器並不需要提供線性或精確的增益,也就是只有比較器的觸發點必須精確,因此,管線式ADC基本上無法追上經過良好設計閃速型ADC的速度。


雖然超快速8-bit閃速型ADC的取樣速度可以高達1.5GS/s,但很少能夠找到10位元的產品,甚至12位元或以上的閃速型ADC目前還無法實際進行商業化量產,理由相當簡單,原因是只要增加1位元的解析度,閃速型ADC中比較器的數量就必需倍增,同時每個比較器的精確度也必須加倍,但是在管線式ADC中,複雜度則只有隨著解析度線性變化而非指數變化。


在管線式以及閃速型ADC都可以達到的取樣速度下,管線式ADC的耗電通常要比閃速型ADC低上許多,管線式ADC轉換器也比較不會受到比較器亞穩態(megastability)的影響,比較器亞穩態在閃速型ADC中可能會造成閃爍編碼誤差等ADC產生無法預測錯誤轉換結果的情況。


Sigma-Delta轉換器

傳統上經常被使用在數位音訊處理中的過度取樣/Sigma-Delta型式轉換器頻寬大約為22kHz,最近部份高頻寬Sigma-Delta轉換器已經可以達到1MHz到2MHz以及12-bit到16-bit的解析度,這些通常為結合多位元ADC以及多位元回授DAC的超高階Sigma-Delta調變器,主要應用市場為ADSL。Sigma-Delta轉換器擁有不需特別調整或調校的特性,甚至是16到18-bit的解析度,它們同時也不需要在類比輸入端加上陡峭的去鋸齒濾波器,原因是取樣速度要比有效頻寬高上許多,因此後端的數位濾波器就可以加以處理,Sigma-Delta轉換器的過度取樣特性通常也會對類比輸入端的系統雜訊進行平均消除動作。


不過Sigma-Delta轉換器卻得在速度與解析度間進行取捨,必須進行通常最少16次以上的多次取樣來取得最終結果造成了Sigma-Delta調變器內部的類比元件必須要以比最終資料率高上許多的速度運作,同時不可避免地必需加入數位抽取濾波器並佔用大量的矽晶片面積,最快速的高解析度Sigma-Delta轉換器預計在可見的幾年內無法突破幾個MHz的頻寬,和管線式ADC一樣,Sigma-Delta轉換器也會有延遲的情形。


二階閃速型ADC

二階閃速型ADC可以視為二階管線ADC,不過當數位化誤差校正的位元數增加,例如12位元或更高時,每個電路級就必需加入一個6或7位元的閃速型ADC,同時電路級間的增益放大器也必須具有相當高的增益,因此,要取得較高的解析度,最好使用超過兩級以上的電路。


結語

管線式ADC是取樣率由每秒幾百萬次到幾億次範圍的最佳架構選擇,複雜度會隨著位元數以線性方式而非指數型式增加,同時為轉換器帶來高速、高解析度以及低耗電等特性,它們可以廣泛使用在各種應用上,特別是數位通訊領域等轉換器動態效能要比傳統直流規格,例如微分非線性誤差(Differential Nonlinearity;DNL)以及積分非線性誤差(Integral nonlinearity;INL)等規格的場合,在大部份這類應用中,資料延遲的問題較不重要。


---作者任職於美商美信(Maxim)公司---


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