驗證工具新時代：Ease-of-Use

《照片人物　Synopsys行銷副總裁Bijan Kiani》

目前產品上市的時程不斷被壓縮，這也造成設計者加速工作效率的需求，使得自動化的EDA設計工具愈形重要。在設計流程中，時序驗證和功能驗證是決定產出（tape out）風險的關鍵，但當晶片的製程技術已可生產百萬邏輯閘等級的單一晶片系統時，舊有的驗證方式面臨難以處理的窘境。

Synopsys行銷副總裁Bijan Kiani指出，傳統的動態模擬驗證(dynamic verification)在處理越複雜的晶片設計時，所產生的動態模擬向量越多，讓驗證的工作變得曠日廢時。因此為提高執行驗證工作時的生產力，靜態時序分析 (static-timing analysis) 以及功能驗證(formal verification)等靜態驗證(static verification) 輔助工具已成為處理高邏輯閘總數、高複雜度晶片設計的主流方案。

Bijan Kiani表示，功能驗證 - 特別是「一致性功能檢驗 (equivalence checking) 」的功能驗證方式，改以數學證明的方式檢驗前後兩個晶片設計的版本，以便決定其是否為邏輯等值，這讓設計者能夠在極短時間內驗證數百萬個匣道設計。由於具備增加生產力與降低重新製作投資的優點，「一致性功能驗證」已成為現今驗證不可或缺的一種方式。
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