CTIMES- 先进半导体制程的虚拟填充技术进化

良率决定晶圆制造成本与竞争力，而提升良率已从制程控制延伸至实体设计最隹化。透过智慧化Dummy Fill与EDA演算法协同优化，能为先进制程建立更高的制造优势。

良率是衡量半导体制造表现的关键绩效指标。当良率越高，代表制造流程最隹化程度越高，越可以生产出功能正常的晶片，从而带动获利能力的提升。反之，良率偏低则意味着制程存在缺陷，不仅会产生不良晶片，还可能会造成财务损失。

积体电路是逐层建构的，就像建造多层楼建筑一样，每新增一层，下层表面必须绝对平整。这项整平制程称为「平坦化」（planarization），在半导体晶圆厂中是透过「化学机械研磨」（Chemical-Mechanical Polishing, CMP）的专用设备来执行。
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