东芝记忆体开发用於深度学习处理器的高性能演算法和硬体架构

东芝记忆体宣布成功开发出用於深度学习处理的高速、高能源效率演算法和硬体架构，可减小识别准确度的下降幅度。该款用於在FPGA上实现深度学习的新处理器的能源效率是传统产品的4倍。这项技术成果於11月6日在台湾举行的2018年IEEE亚洲固态电路会议(A-SSCC 2018)上公诸於众。

深度学习计算通常需要大量的乘积累加(MAC)操作，因此带来了运算时间长、能耗高等问题。尽管已经提出了一系列可减少表示叁数（位元精度）的位元数的技术来减少总计算量，而且其中的一种演算法可将位元精度降至一两位元，但是这些技术同时又带来了识别准确度下降的问题。东芝记忆体株式会社所开发的新演算法可最隹化每层神经网路中各个筛选器MAC操作的位精度，减少MAC操作。使用新演算法可以减少MAC操作，减小识别准确度的下降幅度。

此外，东芝记忆体株式会社成功开发出一种名为位元并行(bit-paralle)方法的新硬体架构，适合於不同位元精度的MAC操作。该方法将各种不同的位元精度逐一划分为一位元并且可在无数MAC单元中并存执行1位元操作。与串列执行操作的传统MAC架构相比，该方法可显着提高MAC单元的利用效率。
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