由於附設攝影鏡頭的行動電話（以下簡稱為照相手機）與數位相機的畫素數快速增加，造成記錄影像的非揮發性記憶體幾乎都採用快閃記憶體（flash memory）奇特現象，雖然2003年陸續出現新型非揮發性記憶IC，試圖奪取快閃記憶體龐大的市場，不過一般認為今後數年內具備價格優勢的快閃記憶體，仍將持續維持獨霸一隅的局面，未來新型的FeRAM與MRAM將會取代快閃記憶體，成為SoC混載市場的新霸主，不過在此同時「RRAM」的發展動向也備受囑目，因為「RRAM」具備革命性低價實力與動作特性實在不容小覷。
發展經緯
繼FeRAM（強誘電記憶體)、MRAM（Magnetic RAM)與OUM（Ovonic Unified Memory）之後，Sharp早在數年前就悄悄展開RRAM（Resistance RAM）IC的研發，並在2002年12月於舊金山召開的「2002 IDEM（International Electron Devices Meeting）」大會正式對外發表RRAM IC。如(圖一)所示由於RRAM是目前唯一能與具備低成本競爭力的快閃記憶體對抗的非揮發性記憶體，因此一般認為RRAM若能商品化，未來將成為革命性記憶體。在此同時快閃記憶體預定在2007年採用65nm製程量產；NAND Type可望進入55nm製程，這意味著喧騰一時的「物理極限論」，隨著製程微細化，例如以往認為Tunnel SiO2的厚度極限無法超越8nm，不過韓國三星在2002年IDEM卻以7nm的記錄，輕易戳破8nm的極限迷失，使得所謂物理極限論再度受到質疑。
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a.單體時的成本指標趨勢
b.混載時的成本指標趨勢
如(表一)所示，FeRAM的最大優勢是混載時的低成本與低耗電性，因此FeRAM經常被應用在可攜式電子產品與RFID Tag（標籤）、IC卡等領域。事實上富士通利用FeRAM混載IC製成的RFID Tag與IC卡已經正式商品化；沖電氣與SONY共同開發的FeRAM，也在2003年進入實用化，除此之外美國TI基於FeRAM混載時的低成本，與量產時只需增加兩片CMOS邏輯IC用光罩即可的特徵，計劃將FeRAM應用在新世代非揮發性記憶體，如此一來混載時與快閃IC的成本差距可望大幅縮小，如圖一(b)。
FeRAM的單體成本能夠接近快閃記憶體的水準，主要原因是技術上已經達成單電晶體效應（以下簡稱為1T效應）所造成，所謂1T效應是指cell面積可縮小到快閃記憶體的水準，同時還可以獲得多位元化效果。一般認為2010年以後可以實現1T型FeRAM，不過現階段break through效應已經提前浮現，因此1T型FeRAM可望提前在2005年～2010年進入商品化階段。
| 項目 | DRAM | SRAM | Flash Memory | FeRAM | OUM | MRAM | RRAM |
|---|---|---|---|---|---|---|---|
| 非揮發性 | 無 | 無 | 有 | 有 | 有 | 有 | 有 |
| 寫入電力 | 低 | 低 | 高 | 低 | 低 | 高 | 低 |
| 寫入電壓 | 低 | 低 | 高 | 低 | --- | 中 | 低 |
| 讀取速度 | 100倍 （上限0.2v） |
100倍 （上限0.2v） |
數倍 | --- | 10～100倍 | 20～40％ | 10～100倍 |
| 寫入、抹去時間 | 50/50ns | 8/8ns | 1μs， 1～100ms |
30/30ns | 10/50ns | 30/30ns | 10/30ns |
| 讀取時間 | 50ns | 8ns | 50ns | 30ns | 20ns | 30ns | 20ns |
| 寫入能量 | 中 | 高 | 高 | 低 | 低 | 中 | 低 |
| 多位元化可行性 | 無 | 無 | 有 | 無 | 有 | 無 | 有 |
| 微細化的障礙 | 電容器的容量 |
電晶體數量的多寡 | 隧SiO2的厚度 | 強誘電體元件的面積 | 曝光技術 | 寫入電流 | 曝光技術 |
| 塗改次數 | 無限大 | 無限大 | 105～106 | 10 | 10以上 | 10 | 10 |
| Cell面積(F2) | 6-12 | 50-100 | 7-11 | 15-30 | 5-8 | 20以下 | 4-6 |
雖然目前MRAM的成本還無法與快閃記憶體相提並論，不過其它性能例如高速存取時間卻凌駕快閃記憶體。MRAM的訴求與FeRAM一樣，主要是應用在SoC（System On a Chip）等領域，不過MRAM的消耗電流比FeRAM大，因此始終未受到RFID Tag與IC卡等業者的青睞，目前主要用途大多集中在汽車領域。此外MRAM的業者普遍認為2006～2007年以後MRAM才有機會與DRAM產生價格差距，因此短期內並無取代DRAM的計劃。雖然MRAM的量產技術尚在建構中，不過量產時不可或缺的TMR（Tunneling Magneto Resistive）多層膜設備已提前進入商品化階段，在此同時部份半導體廠商也備妥量產結構，例如美國Cypress半導體在2003年年初已經利用Anebaru的長膜設備製作MRAM，此外例如IBM、Motorola等大廠也計劃開始量產MRAM IC。雖然全球各大半導體廠非常青睞MRAM，不過不可否認的是高單價、高性能的MRAM需求市場尚待開拓。
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RRAM的特性
如上所述Sharp美國分公司與University of Houston共同開發的明日之星「RRAM」，若與快閃記憶體或是DRAM比較時，由於RRAM具備成本與性能上的優勢，因此Sharp將RRAM的終極目標定位成全面取代目前市面上所有的記憶IC。有關RRAM的成本由於微細化與多值化，使得RRAM比NAND型快閃記憶體更能夠大幅削減成本，同時還能獲得數十ns，幾乎與DRAM相同的高速存取時間，以及超過105次塗寫次數和非破壞性讀取等MRAM無法比擬的特性。綜觀RRAM低成本化的主要理由有三項，分別如下:
- (1)cell面積最低只有4F2；
- （2)無微細化的障礙；
- （3)可作多值化(圖二)。
| 廠商 | 日立 | Intel | NEC | OKI | ST | 東芝 |
|---|---|---|---|---|---|---|
| 方式 | NOR | NOR | NOR | NOR | NOR | NOR |
| 結構 | Stack | Stack | Stack | Sprit gate | Stack | Stack |
| Gate長度(nm) | 300 | 220 | 200 | 180～200 | 130 | 200 |
| Cell面積（F2） | 0.855 | 0.16 | 0.18 | 0.59 | 0.16 | 0.269 |
| 隧道絕緣膜的材料/厚度（nm） | SiO2/未回覆 | SiO2/9 | SiO2/9 | SiO2/8 | SiO2/10 | SiO2/10.5 |
| 施加的電界強度（MV/cm） | 未公怖 | 未回覆 | 未規定 | 6 | 10 | 16.5 |
| 多晶矽之間的絕緣膜材料/厚度 | ONO/未回覆 | SiO2/14 | SiO2/15 | SiO2/15 | ONO/15 | ONO/17.5 |
| 寫入原理/電子交換部位 | CHE/drain | CHE/drain | CHE/drain | SSI/浮遊gate source |
CHE/drain | CHE/基板 |
| 消去原理/電子交換部位 | FN/全面 | FN/channel | FN/未回覆 | FN/浮遊gate TIF | FN/channel | FN/未回覆 |
| Sally Side技術 | Co Sally side | Co Sally side | Co Sally side | Co Sally side | Co Sally side | 未回覆 |
| Contact技術（障礙材料） | W（TiN/Ti） | W（TiN/Ti） | W（TiN/Ti） | W（TiN/Ti） | W（TiN/Ti） | W（TiN/Ti） |
| 元件分離技術 | STI | STI | STI | STI | STI | STI |
| Well技術 | Retrograde三層 | 未回覆 | 三層 | PW | Retrograde三層 | Retrograde三層 |
| Channel種類 | n | n | n | n | n | n |
| 自我整合技術的適用部位 | 未回覆 | 3 | 2 | 6 | 3 | 無 |
| 有無Gate負電壓（V） | 有（未回覆） | 有（未回覆） | 有 | 無 | 消去時有（-8V） | 有（-7.5V） |
| 多位元技術 | 無 | 多值（2位元/cell） | 多值（2位元/cell） | 無 | 多值（2位元/cell） |
無 |
改寫次數（晶片保證目標）（次） |
1萬 | 10萬 | 1萬 | 1萬 | 10萬 | 10萬 |
改寫次數（晶片實際目標）（次） |
10萬 | 未回覆 | 未規定 | 10萬 | 100萬 | 10萬 |
單位byte寫入速度的保證值（μs） |
最大30ms（單位128byte時） |
12（word program） |
10（page program） |
20 | 5（任意存取時） |
8（標準值） |
有關無微細化的障礙，由於製程微細化使得電壓亦隨著降低，同時寫入時的消耗電流也可減低；相形之下微細化後消耗電流大幅增加，卻是MRAM結構上的致命傷害。
有關可作多值化，能獲得多值化主要原因是讀取時的裕度可提高至10萬，即使是實驗室水準，最少都可獲得8值（3bit/cell）的成果。
有關RRAM的量產時期，雖然Sharp並未正式對外公佈，不過一般預測應該在今後幾年內開始量產，不過前提是必需克服有關量產的技術課題，尤其是先前的MRAM曾經發生「磁性體膜層即使是微弱的變化，亦會造成性能大幅劣化」等有關品質穩定的慘痛經驗，更何況RRAM使用全新的材料，因此一般認為正式量產必需花費相當長的時間。
有關OUM的發展，雖然包含Intel、ST以及日立在內許多廠商有意生產OUM，不過各廠商的訴求卻截然不同，例如Intel主要是應用在高性能低成本的SoC混載領域，無意利用OUM取代快閃記憶體；ST則是同時以單體與混載為考慮。
| 廠商 | 日立 | 東芝 |
|---|---|---|
| 方式 | AG-AND | NAND |
| 結構 | 未回覆 | Stack |
| Gate長度（nm） | 130 | 125 |
| Cell面積（F2） | 0.104 | 0.077 |
| 隧道絕緣膜的材料/厚度（nm） | SiO2/未回覆 | SiO2/8.5 |
| 施加的電界強度（MV/cm） | 未回覆 | 11 |
| 多晶矽之間的絕緣膜 材料/厚度（nm） | ONO/未回覆 | SiO2/15 |
| 寫入原理/電子交換部位 | HOT Electron | CHE/channel |
| 消去原理/電子交換部位 W（TiN/Ti） | FN/未回覆 | FN/channel |
| Sally Side技術 | 未使用 | 未回覆 |
| Contact技術（障礙材料） | W（TiN/Ti） | W（TiN/Ti） |
| 元件分離技術 | STI | STI |
| Well技術 | Retrograde三層 | Retrograde二層 |
| Channel種類 | n | n,p |
| 自我整合技術的適用部位 | 未回覆 | 3 |
| 有無Gate負電壓（V） | 有（未回覆） | 無 |
| 多位元技術 | 多值（2位元/cell） | 多值（2位元/cell） |
| 改寫次數（晶片保證目標） （次） | 30萬 | 10萬 |
| 改寫次數（晶片實際目標） （次） | 100萬 | 100萬 |
| 單位byte寫入速度的保證值 （μs） | 0.3（1Bank動作時） 0.075（4Bank動作時） |
0.39 |
由於低成本是主宰市場主要利器，因此各LSI廠商莫不卯足全力利用光罩數量、多位元化與微細化等手段，試圖降低FeRAM與快閃記憶體的成本。如(表二)、(表三)所示，各廠商幾乎都是採用130～180nm製程試圖獲得微細化、低成本化與多位元化效應。
(表四)是最近發表的研究成果；(圖三)是韓國三星利用微細化降低成本的典型範例，基本上它是用90nm製程製成2Gbit記憶體，7nm Tunnel SiO2的膜厚與0.004μm2的Cell面積，締造全球體積最小記錄。
| 低成本化的手段 | 提案單位 | 內容概要 |
|---|---|---|
| 增加單位cell的位元數 | 日立 （2002 IDEM：21.6，ISSCC 2003：16.6） |
利用AG-AND實現4值/cell多值化。改善元件結構與周圍電路，控制峰值電壓的誤差，獲得10Mbps的寫入速度。 |
台MacronixInternational與台灣交通大學（2002 IDEM：37.4） |
利用新結構多位元技術「PHINES」，獲得2位元/cell。利用0.18μm製程與0.22μm長度製作。Cell面積為0.084μm2，單位位元的Cell面積為2.6F2。 | |
Intel （ISSCC 2003：16.5） |
利用2位元/cell多值將隨機存取時間縮短至55ns，利用0.13μm製程製作，Cell面積為0.154μm2（9F2）。 | |
| 縮小設計rule | 韓國三星 （2002 IDEM：37.1，ISSCC 2003：16.7） |
利用90nm製程製作，Cell面積為0.21×0.18μm2，使用7nm的隧道SiO2。NAND Type。 |
| 縮小設計rule並改善結構 | Motorola （2002 IDEM：37.3） |
利用90nm製程製作，SONOS結構，Cell面積為0.456×0.36μm2，混載用。 |
(圖四)是日立已經商品化資料儲存用「AG-AND」IC的改良版，該IC同時具備2bit/cell與11Mbps高速低成本特性，因此廣泛應用於可下載音樂與動畫資料的可攜式電子產品。
由於一旦多值化寫入時間就會變長，因此一般使用下列三種技術改善高速性：
- (1)提高Hot Electron的注入速度，藉此達成1μs的寫入時間；
- (2)抑制峰值電壓，因為區隔4值的三個峰值電壓一旦偏離，check注入浮遊Gate電荷的次數會增加；
- (3)為抑制注入浮遊Gate的單位電荷量（注入電流）誤差，因此採用U型浮遊Gate。
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有關Flash的多位元化新技術，則以台灣的Macronix International與交通大學共同研發的「Programming by hot Hole Injection Nitride Electron Storage；PHINES」最受囑目，雖然物理上利用相異兩部位儲存電荷，進而達成2位元/cell的原理與「NRON」、「MirrorBit」相同，不過PHINES方式具有比上述兩方式更高的可靠性。如(圖四)所示PHINES是在SiO2層挾持的SiN層內儲存電荷，該方式基本上與現有的技術相同，不過兩者最大差異點是PHINES將SiN層分成上、下兩層，上層收集電子，下層則根據正孔是否注入source端與drain端的方式記憶2位元的data，如此一來不但可以延長反覆塗寫後的資料保存時間，同時還可以消除disturb並抑制耗電量，相較之下傳統技術由於電子與正孔反覆通過SiN層下方的SiO2層結晶，使得SiO2層結晶受到傷害，進而造成儲存於層的電子極易流入channel。此外PHINES可將尺寸比電子更大的正孔集中在SiN層的下方，因此正孔不易洩漏，可靠性因而大幅提高。Cell的大小為5.2F2，每位元相當於2.6F2，如上所述PHINES不易產生disturb，因此極易進行微細化。
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有關FeRAM的評價最近這半年發生很大的變化，因為一年前MRAM與低成本Flash之間根本沒有所謂的「問題」存在，不過當TI將FeRAM定位成新世代技術與混載用途之後，利用1T型FeRAM進行技術革新的呼聲再度浮出檯面(表四)，如(表五)所示是以強誘電體材料以及不減損可靠性為前提，試圖達成低成本混載用晶片等目的。
| 項目 | 富士通 | 松下 | NEC | OKI | ROAM | TI | STMi |
|---|---|---|---|---|---|---|---|
| 結構 | 1T1C | 1T1C | 2T2C | 1T1C/2T2C | 2T2C | 1T1C | 1T1C |
| Gate長度（nm） | 180 | 180 | 240 （邏輯部的最小Gate長度） |
250 | 6000 | 110,60 | 180 |
| Cell面積（μm2） | 1.3 | --- | 5.6 | 電容器面積0.95×0.86mm2 |
未回覆 | 0.54,0.35 | 0.8 |
| 電容器結構 | Stack | Stack | Planer | Stack | Planer | Stack | Stack |
| 電容器長膜位置 | 金屬配線下方 | 金屬配線下方 | 金屬配線上方 | 金屬配線下方 | 金屬配線下方 COB |
金屬配線下方 | 金屬配線下方 |
強誘電材料 （換算成SiO2時的膜厚）（nm） |
PZT（0.15） | SBT（0.15） | PZT（不詳） | SBT（實際膜厚15） |
PZT（未回覆） | PZT（不詳） | SBT（8） |
| 強誘電體的分極率（μC/cm2） | 40（1.8V時） | 20 | 未回覆 | 14 | 未回覆 | 30（1.5V動作時） 30（1.2V動作時） |
8 |
| 上方電極材料 | IrO2 | Pt | 未公佈 | Pt | Ir/IrO2 | Ir,IrO2 | Pt |
| 下方電極材料 | Ir | Pt | 未公佈 | Pt | Pt/IrO2 | Ir | Ir/IrO2/Pt |
| 元件分離技術 | STI | STI | Recess LOCOS | LOCOS | LOCOS | STI | STI |
| Well的結構 | Retrograde三層 | 未回覆 | Retrograde三層 | 二層 | 未回覆 | 二層 | Retrograde三層 |
| Channel的結構 | n | n | n,p | CMOS | N | n | n |
| 自我整合技術的適用部位 | 1 | 未回覆 | 0 | 未回覆 | 未回覆 | 無 | 2 |
| Contact埋入技術 | Bracket W | Bracket W | Bracket W | Bracket W | 未回覆 | W | Ti/TiN/W |
| 平坦化技術 | CMP | CMP | CMP | CMP | 未回覆 | CMP | CMP |
有關富士通的強誘電體材料的開發動向，該公司因為微細化與低成本化的需要，因此開發分極率比為31μC/cm2，比傳統高1.5倍的強誘電體材料，再利用該材料以0.18μm製程製作混載用4Mbit元件。由於上述新材料的配向一致，因此即使是用0.18μm製程製作的0.7mm正方的電容器，它的分極率也不會下降。富士通預定2003年開始利用該技術，以0.18μm製程量產FeRAM，2005年則改用0.13μm製程。
為克服FeRAM的Cell尺寸過大的缺失，因此SONY與OKI電氣共同開發Cell尺寸只有12F2的FeRAM，如此一來就可獲得縱橫分別是4F與3F的間距(圖五)，雖然該IC可適用於單體與混載記憶，不過上述兩公司卻計劃應用於可攜式電子產品的SoC等混載領域。該強誘電體材料使用的SBT（SrBi2TaO9）的燒成溫度為650～675℃，比以往的燒成溫度低100℃左右。OKI電氣預定2003年正式推出0.5μm產品，2005年則為0.25μm。
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如上所述光罩追加的數量對FeRAM混載時的成本具有決定性影響，也就是說如何有效將光罩數量削減至極限，已經成為各廠商一致的目標，例如富士通、三星與TI相繼開發只需一片光罩就可製作強誘電體上下電極的技術，其中又以TI只增加兩片光罩，再利用21片光罩製成電路混載FeRAM的方式最突出。此外利用一片光罩作蝕刻(etching)對縮小設計尺寸也有很大的助益，因為它可以避免光罩對位時的空間與蝕刻時的損傷，進而獲得極佳的窄間距效應，如(圖六)所示三星利用單光罩的蝕刻技術與0.25μm的設計rule，製作15F2/32Mbit的單體元件。
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有關1T型（One Transistor Type）FeRAM的資料保存時間，根據日本產業技術綜合研究所的研究結果顯示大約是10年左右(圖七)，雖然有許多半導體廠商與學術界攜手研發1T型FeRAM，不過資料保存期限只有一天的水準，因此目前尚無法實用化，有鑑於此日本產業技術綜合研究所開發可以抑制漏電電流的技術，大幅延長資料保存時間。根據研究結果顯示，利用該技術可獲得4F2的Cell，如果使用70nm製程可在1.8cm2的晶片面積獲得10Gbit的容量，而且還能實現1T1C型FeRAM無法完成的非破壞性讀取，值得一提的是1T型FeRAM的量產技術還有待開發，其中又以如何取代雷射堆積法是實用化最大課題。東京大學開發的1T2C型FeRAM的結構，該IC的Cell尺寸為4F2，同時還可作非破壞性讀取。
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RRAM的製作技術
RRAM的記憶元件使用一旦施加脈衝電壓，阻抗值就會立即改變產生所謂CMR（Colossal Magneto Resistive）效應的材料，如果利用脈衝電壓設定阻抗值，理論上就能維持不揮發特性，並且還可以從該阻抗值作非破壞性讀取。CMR效應與MRAM使用的TMR效應不同，因為磁界對阻抗值完全未發生任何作用，也就是說RRAM不需像MRAM利用電流產生磁界再作spin控制，在此同時為防止受到外部磁界的干擾，必需再作磁氣shield。
有關阻抗值的最小與最大比，2002IDEM為已經證實大約是1000倍左右，不過實際上100Ω～10MΩ時則可作10萬倍的變化，此外CMR效應屬於超傳導狀態，因此可以在任何低溫環境動作，也可以在200℃高溫下動作。SHARP為了將RRAM製成非揮發性記憶體，利用濺鍍設備在矽晶圓上製作CMR薄膜，再用Pt材質的上下電極挾持CMR，由於它與CMOS製程的相性很好，所以可用400～600℃的低溫製作，如此一來便可使邏輯單元製畢後更容易構成RRAM元件。(表五)是SHARP利用0.5μm CMOS技術試作cell大小為0.8×0.8μm2正方的64位元RRAM晶片規格摘要。
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項目 |
規格 |
寫入電壓（V） |
5 |
寫入時間（ns） |
20 |
消去時間（ns） |
10 |
消去電壓（V） |
5 |
讀取電壓（V） |
1.5以下 |
讀取時間（ns） |
10 |
寫入時的最大電流（μA） |
200 |
讀取裕度 |
10～1000倍 |
多位元化 |
可 |
Cell面積 |
4F2或是6F2 |
溫度穩定性 |
200℃以上 |
結語
隨著各種可攜式電子產品的記憶容量不斷擴張，傳統的Flash Memory已經無法滿足市場需求。雖然FeRAM曾經是各半導體廠商囑目的焦點，不過隨著RRAM的出現，意味著非揮發性記憶體即將進入嶄新的紀元。
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