据EE Times网站消息,中国大陆EDA业者上海技业思(Global Engineering Solutions;GES)宣布推出IC封装设计工具PKGDesigner,该工具拥有动态层数评估功能与自动布线引擎,可缩短IC产品封装设计周期,此外其PIN-PAD配对功能,亦可达到高密度布线和最小分配层数的,降低封装设计成本。
该报导指出,IC封装技术由传统Wire bonding模式转移至高阶FlipChip,而过去多仰赖人工方式进行设计的做法已经不合时宜,且往往造成许多误差以致延误设计周期的延长;为改善此种情况,GES推出一种结合NET分配、层数预估与自动布线功能于一体的工具PKGDesigner,该工具可检测待封装的DIE和对应的package,以布线密度最大化为原则,实现PIN-PAD的快速匹配。
在设计时间,PKGDesigner可在实现封装层数自动评估功能的基础上,进一步利用PIN-PAD配对信息提供了自动布线功能,能产生较手动设计速度更快、密度更高的详细布线结果,同时它还具备G/V Share、NET、Wires及Fanout、Edit等整合处理功能,其输入输出文件格式兼容于其他标准的EDA工具,可以直接由于讯号分析和生产制作阶段。