积体电路的发展趋势显示，奈米时代已经来临。目前主流设计已利用180nm（0.18μm）、150nm（0.15μm）制程实现，而一些先进设计，如高速微处理器（CPU）和高级记忆体等，更已经采用130nm（0.13μm）甚至100nm（0.1 μm）、90nm技术进行制造。从制造端来看，占世界晶圆代工市场76％的台湾晶圆双雄不约而同的朝向高阶制程技术发展，根据ITIS计画统计，台积电与联电对高阶制程技术养成态度相当积极，且高阶技术已逐渐成为其营收重要来源。

以2003年第二季而言，台积电0.13μm占营收17％、0.15μm占21％、0.18μm占24％、0.25μm占20％、0.35μm及0.5μm分别占9％。其中0.18μm在过去一年来皆维持在21～24％﹐但0.25μm占营收比重却逐渐萎缩﹐由27％降至20％﹐0.35μm及0.5μm也迅速由过去的二位数市占率下滑至9％。而在联电方面，2003年第二季营收结构中﹐0.13μm占6％、0.15μm占8％、0.18μm占24％、0.25μm占22％、0.35μm及0.5μm分别占28％、12 ％。高阶产能占营收比重虽不如台积电多﹐不过大趋势也是往高阶深次微米制程迈进。

奈米设计的挑战

尽管奈米技术的优势非常明显，尤其是大型复杂单晶片系统（SoC）设计，不仅可将数亿个电晶体装入一个晶片内，其设计更包含多个嵌入式记忆体和大量混合信号内容。但它产生的更高电路密度、更小元件和互连尺寸以及更快时脉速度给当今IC设计人员带来了新的高难度挑战。曾有报告显示，IC设计流程从RTL到GDSII tape out的时序（timing）收敛问题，以0.18μm 设计的晶片能一次成功的机率竟不到一半。为什么会这样？因为在高密度记忆体和SoC设计中发现了越来越多非线性特征，使众多EDA工具在应对奈米SoC设计验证中的新型混合信号难题时变得软弱无力。同时，奈米设计中的复杂电气性能和物理性能交互作用要求作全晶片验证时，而这些电路的尺寸大小和复杂性又突破了EDA工具覆盖的范围，因此降低了用户准确预计设计中可能出现问题的能力，更成为奈米设计的挑战。

制程微缩对元件线路造成之影响

在电气性能方面，交互耦合电容量增大而造成的串音（crosstalk）提高会带来严重的信号完整性问题，这些包括Crosstalk noise、Crosstalk delay、IR drop和Electro migration等。这些噪音产生的问题对用户来说既新颖又难以捉摸，使电路诊断更加困难并需要多次晶片反覆，造成成本上升。而且这些问题随着制造尺寸的缩小而变得更加严重。例如在0.25μm制程，只而考虑很少的几千个寄生影响，在0.18μm制程中，就必须考虑几百万个这类问题，在0.13μm制程中则几乎全晶片均必须考量这个影响了。另外随着时脉速度的增加，诸如地线反弹和传输线信号延迟等电感效应也更加突出，不能再忽略不计。这些电感效应在电路信号和交互耦合噪音上增添了很多不同的摆动信号，进一步使信号整合和电路分析过程愈加复杂。

对于管理和最佳化时序来说，电源和可靠性设计在新的奈米设计中也是一个困难费时的工作，这时由于电路尺寸、复杂性和重要模拟效应引起的大量互连数据都需要做准确分析。传统的时序、电源和可靠性分析方法与晶片测量数据相比较有很大差异，使得用户开始失去信心，显然此时需要一种管理时序、电源和可靠性分析的新工具和新方法。

需要庞大记忆体容量之全晶片模拟

另外在面对上千万电晶体规模的奈米SoC设计，全晶片的模拟也是一大挑战。一般的电路模拟器由于采用“扁平式”电路数据储存方法因而受到容量的限制，一般来讲，​​这些模拟器需要几百个位元组的记忆体才能储存一个电晶体的电路资讯，​​因此模拟一个上千万电晶体规模电路需要有几十亿位元组的电脑记忆体。毋庸置疑，用现有任何电路模拟器对一个大规模电路进行全晶片模拟会占用大量CPU时间，因此它无法用于实际设计流程。

以上种种深次微米/奈米ASIC设计的问题，已开始阻碍先进设计的进程并放慢这些设计的设计速度，它对设计人员的挑战在以后十年会变得更加严峻和普遍。面临上述奈米问题的设计人员需要新的工具和解决方法，否则就会失败，既不能满足设计目标，也不能及时把产品推向市场。

目前之设计方法如何克服深次微米/奈米之ASIC/SoC设计瓶颈

由于上述很多奈米ASIC设计问题，如耦合噪音、地线反弹、传输线波形延迟、动态泄漏电流、电源电压下降和非线性元件及电路性能等，都与动态电路响应有关，因此详细的全晶片电路模拟应该是研究和解决SoC、记忆体和混合信号设计的最有效方法。但前述扁平设计（Flat design）虽然实现设计任务及全晶片电路模拟的一种有效途径，但是当设计规模超过500万闸电路时，它就变得几乎不可行了。对于复杂度达到或超过这一规模的设计，尤其是在由多个设计小组协作完成一个大型设计任务时，则必须采用一种分层结构化（Hierarchical）基于模组的设计方法。

以实体分层技术处理解决复杂晶片设计

一般情况下，一个晶片的设计始于它的巨集功能划分，每个巨集功能由一名独立的设计人员建立。然后，下一层的设计人员将这些模组（巨集功能）嵌入一个新的设计中，这一进程继续进行直至晶片设计完成。例如在90nm制程，我们可以把1亿个电晶体整合在单个晶片上。为此，我们需要采用实体分层技术来处理这种规模和复杂度的晶片。在分层设计流程中，设计小组首先确定有关时序、面积和功耗的晶片级约束条件，然后将它们映射成模组级约束，并据此来实现模组。最后，采用传统工具和流程在每个实体模组取得时序收敛。

不过，顶层的时序收敛是无法用传统方式来实现的，这是因为模组级约束与全实现模组的实际参数之间不可避免地存在差异，而且这些差异只有等到完成模组设计后才能获知。多个模组的差异可以导致无法解决的晶片级冲突。因此，分层SoC设计亦需要采用新的工具和方法来获得晶片级时序收敛，这部份则是仍待努力的地方。

解决信号完整性问题

而在信号完整性的问题解决方面，新一代的设计必须结合一种试探演算法，在从设计到最后的P&R过程都不会引入可能影响信号完整性的因素，如crosstalk noise、crosstalk delay及IR压降等。甚至有些EDA厂商提出的设计方法为采用一个支援从RTL描述直到布局布线设计的统一分层数据库。保持设计的分层性也缩短了设计周期。除了此处叙述的分层的布局布线流程之外，这个统一的数据库以及整合化的设计工具必须支援现有的扁平设计和分层设计的用途。同时这个数据库还必须支援统一的时序、功耗分析以及信号完整性引擎。如此可以有效的实现Timing的收敛及解决相关信号完整性的问题。

台湾IC设计业在奈米时代待克服的问题。

台湾IC设计业者在奈米ASIC设计上除了面临与国外业者相同的技术挑战之外，亦存在一些极得克服的问题：

完整之IC产业分工台湾将是优势所在

当然这些问题并不是无解，只因为台湾IC设计业者仍以中小型业者居多，因此在前述的问题上有较大的门槛，不过台湾专业的IC产业分工已逐步补足了这个弱势。因为台湾IC设计服务产业已渐趋完整，如台积DCA联盟的科雅、虹晶及联电旗下的智原等专业IC设计服务业者均有一套完整、有效率而且严谨的IC设计流程可以提供台湾IC设计业者及系统业者作为降低风险与成本的最好方法。

这些IC设计服务公司除了积极培养奈米SoC级相关设计能力及技术外，亦与EDA厂商携手合作，将现有之EDA工具应用于新的IC设计流程中。除此之外，这些与晶圆代工厂有密切合作关系IC设计服务业者更取得晶圆厂在先进奈米制程上的强大奥援。例如台积DCA成员的科雅即在2003年初即已完成0.13μm的设计服务业务。这些专业的IC设计服务业者更已积极着手在未来90nm的产业内布局。

结论

对于寻求制造尖端产品的IC设计公司而言，深次微米或奈米技术将是不可避免的趋势，这些技术能让设计人员创造规模更大和功能更强的IC，甚至把系统都包括在晶片内。而除了传统的时序和电源管理困难之外，新技术还带来了设计人员必须解决的噪音和信号完整性问题，并且在高速奈米设计中还需要对付电感效应、可靠性和热管理。如果处理不当，这些问题很可能会产生很多不必要的晶片反覆，这将增加成本，延长进入市场和获取利润的时间。

因此适时的以合作的方式与专业之IC设计服务公司合作，将是迈入奈米ASIC/SoC设计，共创多赢的不二法门。

（作者任职于科雅科技）