在PC、伺服器与宽频网路上，资料的处理、储存、传送与显示量快速增加，使得全新的电力架构与革命性的解决方案之需求随之日增，也只有如此才有办法解决伴随此类资讯之处理所产生的电力问题。

资讯时代中的电力转换

功能性与处理电力的逐渐增加，使得数位化半导体的矽化几何（silicon geometry）日益降低，在同一个矽区（silicon area）当中也必须使用更多的逻辑电晶体。但是，IC中每一个逻辑电晶体的效率却没有增加。因此，对每新一代的半导体而言，为这些晶片供应电力的电流量几乎是以指数方式上升的。

每新一代的数位晶片所需要的电流量都比前一代要高，电压值则要比前一代低。当前的高阶笔记型电脑要消耗20A的电流，而两年前的同级产品却消耗不到10A的电流。目前伺服器与高阶桌上型电脑的CPU需要60到 80A的电流。下一代的处理器可望超越100A以上，与两年前的同级产品比较起来，足足倍增了九倍之多。如(图一)。

《图一 数字芯片之电压与电流演变趋势示意图》

高调节标准下的电力架构

在高调节标准之下，非常低的电压需要非常高的电流，这种情形使得分散式电力架构（DPA）的需求亦随之增高。以DPA来讲，集中式的AC/DC整流器送出了间歇性的分散式汇流排电压，其将经过DC-DC整流器，于需求的点上降压到所需之电压。在此「点载式」（point-of-load）整流处理方式之下，便减少了电力分散上的损失，瞬变电流的回应也改善了，而我们也比较容易自订电力整流范围，以处理系统电压中的激增状况。

当输出电压以指数方式下降，而输出电流也以指数方式上升时，这些DC-DC整流器会变得较为复杂，所需之电路板空间会增大，设计时间与技巧也必须随之增加。不幸的是，这样的趋势与空间极为宝贵的现实互相抵触，而消费性设备市场的上市时间也极为重要。这些点载式DC-DC整流器都被放置于空间极为宝贵的系统或主机板上。

整流器的空间效率或电力密度的增加将会直接升高在同一块区域上放置其他CPU、DSP或ASIC晶片的机会，进而抬高了消费性设备的成本。也因为内建DC-DC电力整流器之需求遽增，以及电力与类比专业人才的短缺，庞大的上市时间压力将更形恶化。

设计内建电力整流器的全新方法

电力建立区块逐渐浮现出来成为全新的电力架构。它们重新定义了设计的流程，同时产生了DC-DC整流器的电力密度与设计复杂度的结果。其分离式的设计方式将使单一高电流输出需要多达100种的组件，如要为新一代的设备产生电力，以IR出品的iPOWIR（架构为例的电力建立区块，将使60A DC- DC整流器所需之组件减少到50项，每一电力阶段将低于10个装置。在新的建立区块架构之下，通常低于5A/in2的电流密度将可倍增到10A/in2。

区块建立方式

(图二)显示了在以配置图为中心的组件建构了n+1阶段的建立区块之下，其所简化的多阶段整流器范例，其中仅增加了一个外部PWM控制器及输入输出被动元件，便完成了整个整流器的设计。

《图二 iPOWIRTM智能型电力区块所简化的多阶段整流器电力阶段简化》

建立区块的方式让设计者可以利用一种非常简单的方法来使阶段数目配合所需之电流，借以增加阶段的数目，使其能够应付得了未来ASIC或CPU对电流增加之需求。

电源供应器通常是主机板设计时的最后一项考量要素之一。在这个阶段，电源设计者几乎已经没有什么时间可以为电源供应器分配更多的电流，或者让它更不占空间。当电路的设计与配置等重要元素都位于功能性区块当中时，这些整流器的设计将更为简化，同时透过外部被动元件与可调整的架构来提供更强大的设计弹性。

与分离式整流器比较起来，此型整流器的整体尺寸可以缩小到44%，与模组化整流器比较起来，更可缩小到58%，所占的空间更小，硬体设计者更容易克服空间上的限制。

透过整合与最佳化提升效率

节省空间与设计配置的简化是此一全新概念的两大优点。当频率与瞬变电流（di/dt）升高时，偏离阻抗与感应系数，加上电力半导体的损耗，是增强效率进而提升电力密度的两个大好机会。

MOSFET驱动电流的路径只是一个导致FET驱动讯号不良的配置不良区域而已，它会导致整流器的切换过度损耗。 Novell电路板设计技术可以降低这些抵抗性及引诱性的效果，但是这并不算是什么大不了的工作。在将这些重要配置的组件整合到一个组件中之后，您便可以利用iPOWIRTM架构达成精简而最佳化的组件配置设计，并可改善调节状况，降低电力耗损。

对同步传递（buck）整流器而言，MOSFET是以最佳化的方式针对此一特定电路设计的，如此设计的目地是希望能够达到最高的效率，而且这一点非常重要。由于这些组件是造成大部分电力损耗的来源，将这些装置的设计与流程调整到最佳状况，借以确保达成最有效率的作业，这是非常重要的。

International Rectifier针对详细的电力损耗方程式进行开发，希望使矽化设计最佳化，让每一个电晶体都有需要注意的不同特性。电力损耗方程式的简化版本，如(图三)，是在每一个新的iPOWIRTM建立区块中促成最佳化电力半导体晶片组的关键要素。

《图三 经过简化的电力损耗方程序 》

效能优点

透过电路配置图与电力半导体最佳化，它增强了6%的效率，而与分离式的选择方案比较起来，电力的损耗也降低了将近25%。这个优点反映到(图四)所显示的效能资料中，使传统分离式设计与iPOWIRTM技术的解决方案相较之下，将可以1.1MHz的条件提供12Vin, 1.6Vout, 60A多阶段整流器作业环境。而以上所提到的所有效能，都仅是以iPOWIRTM建立区块小小的11mm x 11mm x 3mm外型之下提供的。

《图四 iPOWIRTM解决方案与分离式四阶段同步整流器之电力效能比较》

(图五)是iPOWIRTM架构在最高达1.1MHz的四阶段同步（传递）buck整流器操作效能测试之下所使用的实际电路图。与复杂且超过100项零件的分离式设计比较起来，同样能够提供相同的电源供应功能，而且设计更为简化，所节省的空间更多。

《图五 以iPOWIRTM 技术为基础之60A多阶段电路电路板俯视图》

弹性设计解决方案

在将部分电源供应组件设计到 iPOWIRTM组件外部的情况下，不仅是电路板的配置得到了弹性，电路的最佳化程度也得以大大提升，可配合更大范围的作业状况使用。

例如，International Rectifier的第一套产品：iP2001，这是多阶段整流器的电力建立区块，经过设计，输入电压范围5-16V，输出电压范围0.95V至3.3V，作业频率范围从300kHz到1Mhz以上，视所选用之外部多阶段控制器与被动元件而定，每阶段最高可送出15A。除了宽广的作业条件以外，亦可根据设计目标来挑选外部组件，在成本、效能与电力密度等目标都获得平衡的情况下，为设计者创造了更大的弹性空间。

在参考了设计、建议控制器与广大应用范围之被动元件组合之下，当iPOWIRTM系列产品大量上市时，作业状况与设计的目标应该都已经达成了。

整流器的全新可能性

电力整流器的全新设计观念与设计方法已然出现。传统上为了设计的简化、尺寸、弹性与效能而妥协出来的产品已遭重新定义。现在，OEM设计者将可以更短的设计时间，更轻松地设计出空前的电力密度等级，在现代的资讯时代中提供更有把握的承诺。

International Rectifier全新iPOWER系列中的第一套产品的样品:iP2001多阶段电力区块,目前仅有客户测试用样品,大量样品将可于2001年6月产出。

以完全整合的PWM控制器开发出来的iPOWIRTM系统已经非常进步了，它可以让单一阶段整流器的设计非常简单。此一多功能之电力建立区块将可送出0.925V至3.3V电压，电流亦可达 15A，对各种ASIC、DSP与CPU应用来讲都非常适合。

在未来，此一整合式电力建立区块技术可以应用于任何数量的DC-DC应用项目上，对于电力密度与设计难易度非常重要的整流器而言，可以大大简化其设计。设计者也可以预见得到，在相同的外型因素之下，电流密度还可以更大，在超小的外型中达到20A甚至25A。初步之产品只是此一超革命性与弹性平台的开端而已，几乎任何外型的电力整流器都可以出现创造出各种全新的设计可能性。

（作者为International Rectifier公司行销经理Chris Bull）