管线式模拟数字转换器（Analog-to-Digital Converter；ADC）已经成取样速度由每秒一百万次（MS/s）一直到一亿次以上，应用最受欢迎的ADC架构选择，在较高取样率下可以达到8-bit的分辨率，速度较低时则可以提供16-bit的分辨率，这些分辨率与取样率涵盖了各种广泛的应用，包括图像处理、超音波医疗影像应用、数字接收器、基地台、数字视频（如HDTV）、xDSL、电缆调制解调器以及快速以太网（Fast Ethernet）等。

较低取样率应用目前还是逐次逼近缓存器（Successive Approximation Register；SAR）以及积分型结构，例如较新过度取样/Sigma-Delta模拟数字转换器的天下。而最高取样率，例如每秒数亿次或更高的应用则依然使用闪速型ADC以及它的变化结构，不过近年来各种型式的管线式ADC不论是在速度、分辨率、动态效能或者是耗电上都有相当大幅的改善。

管线式ADC（Pipelined ADC）架构

图一为12-bit管线式ADC的可能架构方块之一。图中模拟输入电压VIN首先由取样保持（Sample-and-Hold；S&H）电路进行取样与保持，并透过第一级电路中的闪速型ADC量化成3位，接着这个3-bit输出送到一个精确度达12-bit的3位ADC，再将取得的模拟输出由输入减去，接着将所得到的余值放大4倍后送入下一级电路，这个余值放大动作在整个管在线持续进行，提供每一级电路3位的处理直到达到用来解析最后4个LSB位的4-bit闪速型ADC。

由于每一级电路所得到的位值是在不同的时间点取得，因此同一个取样的位值在送入数字化错误校正逻辑电路之前必须先透过移位寄存器进行时间同步，请注意，由于每一级电路中具有的取样保持功能，因此当某一级电路级完成取样处理，决定位值并将余值送到下一级电路后，就可以开始进行下一个取样，这样的管线式动作方式就带来了高产出率。

《图一 由4个3-bit电路级组成的管线式ADC，每个电路级提供2位的解析》

延迟

由于每个取样在所有相关位值完成并整合送到数字化误差校正逻辑电路前，必须要经过整个管线传递，因此管线式ADC就具有不可避免的数据延迟，以图一中的架构为例，延迟大约在3个频率周期，请参考图二。

《图二 管线式ADC中的数据延迟》

数字化错误校正

大部份较新的管线式ADC都采用一个称为数字化错误校正的技术来大幅降低闪速型ADC以及各个比较器的精确度要求，在图一中，总合节点输出的3-bit余值拥有原始第一级电路输入电压1/8的动态范围，而接下来的增益只有4，因此，第二级电路的输入仅占有第二级电路中3-bit ADC一半的范围，也就是第一级电路中3位转换没有误差时。

如果第一个3位闪速型ADC中的一个比较器发生大幅偏移，那么当接近该比较器触发点的模拟输入出现时，就会产生错误的3位码，造成不正确的3-bit ADC输出，带来不同的余值。不过我们可以证明，只要这个经过放大的余值没有超过接下来3-bit ADC的范围，那么管线其他部分所产生的LSB码加到这个不正确的3-bit MSB后将可以得到正确的ADC输出码，这代表了图一中没有一个闪速型ADC需要拥有和整个ADC相同的精确度，事实上，电路级一到四中的3-bit 闪速型ADC只需大约4-bit的精确度。

数字化误差校正并无法解决最后4-bit闪速转换动作所造成的误差，不过任何在这里所产生的误差会由这个4-bit闪速ADC前的较大总合增益所抑制，在此为44，因此只有最后级电路需要拥有超过4位的精确度。

在图一的例子中，虽然每个电路级都会产生3个位值，但由于电路级间的增益只有4，因此每个电路级的有效分辨率为2位，多出的位只是用来将余值的大小降为一半，让下一级的3-bit ADC有数字化错误校正的空间，这个作法称为相邻电路级间的1位迭合（1-bit Overlap），因此整个ADC转换器的有效位数为2＋2＋2＋2＋4＝12位。

组件的精确度

数字化错误校正并无法修正各个DAC与增益放大器的增益或线性误差，特别是前端取样保持电路与DAC需要大约12位的精确度，而接下来电路级中的组件精确度要求则较低，例如第二级为10位，第三级为8位等等，原因是这些误差量会因前方电路级间的增益而予以缩小，因此这个特性通常被利用来让管线级处理电路越来越小以便进一步节省耗电。

在大部份采用CMOS或BiCMOS制程技术所设计的管线式ADC中，取样保持电路、DAC、总合节点以及增益放大器通常以称为相乘DAC（Multiplying DAC；MDAC）的单一电容交换电路实现，限制MDAC精确度的主要因素为电容器间无法避免的不匹配，但是纯双载子的实现方式却更为复杂，并且会受到电流源DAC以及电路级间增益放大器中电阻不匹配的影响。

基本上来说，对12位或更高的精确度，就需要进行电容或电阻的调整或数字调校，特别是在前面几级的电路。

数字调校

MDAC中的调校动作由第三级电路开始，在第三级后电路的MDAC误差值小到不需调校，第三级电路输出由接下来的管线式ADC进行数字化，并将误差值储存在芯片的RAM内存中，当第三级MDAC调校后，可以以类似的方式来调校第二个MDAC，同样地，在第二与第三个MDAC调校后，就可以用它们来调校第一个MDAC，我们使用平均值，特别是在第一个与第二个MDAC上来确保调校不会受到噪声的干扰，在正常的转换过程中，这些误差值会由RAM内存中取出并用来调整数字化误差校正逻辑电路的输出。

《图三 管线式ADC架构》

不同的架构变化版本

由图一中的例子我们可以明显看出，依照每一级电路所解析位数、LSB闪速型ADC的位数，以及是否利用数字调校或调整来改善前几级电路精确度的不同，就带来了各种不同管线式ADC的变化，每一级电路所处理位数的分配部分由目标取样率以及分辨率决定，基本上，较高速的CMOS管线式ADC倾向于在每一级电路使用较少的位数，甚至低到每一级1位且电路级间增益为2，原因是要在CMOS制程中实现具备高增益的宽带放大器相当困难，较低取样率的CMOS管线式ADC以及双载子管线式ADC的每一级电路位数通常较高，因此数据延迟也较短。

管线式ADC与其他ADC的比较

逐次逼近缓存器ADC

在逐次逼近缓存器（Successive Approximation register；SAR）ADC中，位值由单一高速高精确度比较器透过由MSB到LSB逐一位比较的方式将模拟输入与DAC输出比较，逐次逼近模拟输入值，SAR架构的串行特性造成它的工作速度限制在几个MS/s，并且如果分辨率更高，例如14或16位时速度会更慢。

另一方面，管线式ADC则采用了只针对一或少数字元同时运作的多电路并列架构，虽然SAR中的比较器只有一个，但这个比较器本身的速度必须够快并且精确度也必须和转换器一致，相对来说，管线式ADC中的比较器没有任何一个需要这样的速度或精确度要求。

不过管线式ADC通常要比相对的SAR ADC占用大上许多的硅芯片面积，同时SAR ADC也只有1个周期的延迟，而典型的管线式ADC则需要3个周期或更多，和管线式ADC一样，超过12-bit精确度的SAR ADC通常也需要经过调校或调整的程序。

闪速型ADC

先不管本身的并联处理特性，管线式ADC在DAC中还是需要精确的模拟放大以及各级电路间的增益放大器，因此需要大量的线性稳定时间，另一方面，纯粹的闪速型ADC则拥有大量包含宽带增益预放加上闩锁器组成的比较器，和管线式ADC中的放大器不同，这些预放大器并不需要提供线性或精确的增益，也就是只有比较器的触发点必须精确，因此，管线式ADC基本上无法追上经过良好设计闪速型ADC的速度。

虽然超快速8-bit闪速型ADC的取样速度可以高达1.5GS/s，但很少能够找到10位的产品，甚至12位或以上的闪速型ADC目前还无法实际进行商业化量产，理由相当简单，原因是只要增加1位的分辨率，闪速型ADC中比较器的数量就必需倍增，同时每个比较器的精确度也必须加倍，但是在管线式ADC中，复杂度则只有随着分辨率线性变化而非指数变化。

在管线式以及闪速型ADC都可以达到的取样速度下，管线式ADC的耗电通常要比闪速型ADC低上许多，管线式ADC转换器也比较不会受到比较器亚稳态(megastability)的影响，比较器亚稳态在闪速型ADC中可能会造成闪烁编码误差等ADC产生无法预测错误转换结果的情况。

Sigma-Delta转换器

传统上经常被使用在数字音频处理中的过度取样/Sigma-Delta型式转换器带宽大约为22kHz，最近部份高带宽Sigma-Delta转换器已经可以达到1MHz到2MHz以及12-bit到16-bit的分辨率，这些通常为结合多位ADC以及多位回授DAC的超高阶Sigma-Delta调变器，主要应用市场为ADSL。Sigma-Delta转换器拥有不需特别调整或调校的特性，甚至是16到18-bit的分辨率，它们同时也不需要在模拟输入端加上陡峭的去锯齿滤波器，原因是取样速度要比有效带宽高上许多，因此后端的数字滤波器就可以加以处理，Sigma-Delta转换器的过度取样特性通常也会对模拟输入端的系统噪声进行平均消除动作。

不过Sigma-Delta转换器却得在速度与分辨率间进行取舍，必须进行通常最少16次以上的多次取样来取得最终结果造成了Sigma-Delta调变器内部的模拟组件必须要以比最终数据率高上许多的速度运作，同时不可避免地必需加入数字抽取滤波器并占用大量的硅芯片面积，最快速的高分辨率Sigma-Delta转换器预计在可见的几年内无法突破几个MHz的带宽，和管线式ADC一样，Sigma-Delta转换器也会有延迟的情形。

二阶闪速型ADC

二阶闪速型ADC可以视为二阶管线ADC，不过当数字化误差校正的位数增加，例如12位或更高时，每个电路级就必需加入一个6或7位的闪速型ADC，同时电路级间的增益放大器也必须具有相当高的增益，因此，要取得较高的分辨率，最好使用超过两级以上的电路。

《图五 DNLA 1.0/1.5版订立的装置角色及类别。》 - BigPic:938x420

二阶闪速型ADC可以视为二阶管线ADC，不过当数字化误差校正的位数增加，例如12位或更高时，每个电路级就必需加入一个6或7位的闪速型ADC，同时电路级间的增益放大器也必须具有相当高的增益，因此，要取得较高的分辨率，最好使用超过两级以上的电路。

---作者任职于美商美信（Maxim）公司---