实现低功率耗损目标不但使组件保持良好的工作状态，而且还有很多优势。当然，组件需要按照规范工作以满足性能和可靠性要求，实现这些目标对整个系统都有积极的影响。

降低FPGA功率耗损对系统设计的好处立竿见影。降低供电要求可以采用更少的组件实现成本更低的电源供电系统，进而减少PCB面积。高性能电源系统的实施成本一般在每瓦0.50美元至1.00美元之间。因此，降低FPGA的功率耗损会直接降低整个系统的成本。可以使用较小的风扇，甚至不使用风扇还有助于减小EMI。

与功率耗损直接相关的是散热问题，因此，较低的工作功率耗损可以实现简单而又低廉的散热管理。一般可以不使用散热片或者使用较小的散热片。在高密度、高性能设计中，可以采用无电源的散热片来替代成本较高、可靠性较差的有电源组件，也同时降低了系统对气流散热的要求。

低功率耗损工作意味着较少的组件和较低的组件温度，对系统可靠性有积极的影响。组件工作温度降低10℃会使组件使用寿命延长一倍。对于FPGA而言，降低功率耗损的根本在于直接提高了整个系统的性能和质量，并降低成本。

65nm的功率耗损挑战

功率耗损由静态功率耗损和动态功率耗损组成。随着半导体采用更小的制程尺寸以及系统速率的提高，每一节点的内部核心电压下降，比较容易管理动态功率耗损的增加。结合更小的杂散电容（与较小的晶体管有关）以及逻辑闸之间更短、更少的电容互联，动态功率耗损的增加率降低。然而，由于晶体管泄漏的增加，静态功率耗损呈指数增大。

静态功率耗损的挑战

半导体物理中众所周知的规律是漏电流随晶体管长度的减小而增大。较短的实体连接距离使电流更容易泄漏。源极至漏极泄漏电流以及栅极漏电流分别和沟道长度以及逻辑闸氧化厚度成反比，其泄漏会显著增大。

源极至漏极泄漏电流

源极至漏极泄漏电流也称为次临界电流（ISUB），是泄漏的主要原因。此处，即使晶体管逻辑闸已经关断，电流仍然从晶体管源极流向漏极。由于晶体管尺寸减小，很难防止这种电流的出现，因此，在所有其他参数相等的情况下，较小的65nm晶体管要比尺寸较大的晶体管有更大的源极至漏极泄漏电流。而且，源极至漏极泄漏电流随温度的增加而呈指数增加。例如，结温（TJ）从25℃上升到85℃会使源极至漏极泄漏电流增大5倍。

另一问题是逻辑闸氧化层的厚度。较薄的氧化层使晶体管能够更迅速地开关，但是也增加了漏电流。晶体管的临界值电压也会影响漏电流的大小。晶体管的临界值电压（VT）是沟道开始传导栅极和源极之间电流的电压值。较小的高速晶体管需要较低的临界值电压（受参杂和氧化层厚度的影响）透过逻辑闸控制来保持晶体管打开和关断的速率，但是由于晶体管沟道不能彻底关断，这也会增加漏电流。

栅极泄漏电流

从栅极到基底的这种漏电流虽然没有次临界值那么关键，但也非常重要。栅极漏电流随着晶体管逻辑闸氧化层厚度在65nm制程节点的降低而增大。与源极至漏极泄漏电流不同，栅极漏电流受温度的影响不大。

动态功率耗损的挑战

动态功率耗损是组件讯号触发和电容负载充放电导致的额外功率耗损。影响动态功率耗损的主要因素是电容充电、供电电压以及频率频率。动态功率耗损受益于小制程节点上电容和电压的减小，按照摩尔定律降低。其挑战在于随着制程节点的减小以及最大频率频率的增加，需要采用更多的电路。尽管随着制程节点的发展，相同电路的功率耗损在降低，但FPGA电容一直在加倍成长，最大频率频率也在增加。

如果不采取适当措施来降低静态和动态功率耗损，FPGA功率耗损很容易达到一个平衡点，在这一点，其功率耗损将抵消制程节点减小所带来的优势。

解决功率耗损挑战的措施

Altera采用了三重措施来解决65nm的功率耗损挑战：使用台积电（TSMC）的65nm低功率耗损（LP）制程、芯片制程优化以及PowerPlay功率耗损分析和优化技术。

65nm低功率耗损制程

自0.13μm之后的每一制程节点，台积电都采用了特殊的系列技术来优化低功率耗损应用。其65nm LP系列技术针对DVR、手持终端设备以及可携式媒体播放器等可携式和消费性电子市场应用。为实现最低的静态和动态功率耗损，LP制程使用多临界值电压、多I/O电压晶体管和可变逻辑闸长度晶体管等技术，针对性能和漏电流进行精细调整。和通用（G）组件相比，LP组件使用较厚的逻辑闸氧化层，仅仅牺牲部分性能，使待机电流呈指数下降。此外，台积电提供针对低功率耗损进行了优化的函式库、IP和设计参考流程，将制程和设计技术紧密结合在一起。

芯片制程优化

在半导体行业中，一直透过加大对设备、制程技术、设计工具和电路设计方法的投入来解决小制程尺寸发展带来的挑战。由于小制程尺寸导致晶体管漏电流增大，使得功率耗损增加成为整个行业面临的难题。65nm制程节点（以及以前的制程节点）广泛使用的技术被用于保持或者提高性能，同时管理由晶体管泄漏导致的功率耗损问题。(表一)为制程技术与优势对照表。

全铜布线

台积电低功率耗损制程

低k 绝缘

在150nm制程节点采用全铜金属进行芯片内布线，在所有130nm、90nm和65nm产品中都采用了全铜布线。铜替代铝之后，减小了电气损耗和功率损耗，从而提升了性能。

多临界值晶体管

绝缘材料实现了金属层之间的隔离，支持多布线层。采用低k绝缘后，降低了布线层之间的电容，显著提高了性能，降低了功率耗损。

晶体管的电压临界值影响晶体管的性能和泄漏功率。对性能要求较高的高速晶体管采用低临界值电压，对性能要求不高的慢速低泄漏晶体管采用高临界值电压。90nm和65nm Stratix系列组件以及65nm Cyclone III组件采用了多临界值晶体管。

逻辑闸长度可变晶体管

晶体管的逻辑闸长度影响其速率和次临界值漏电流。当晶体管的长度接近65nm制程的最小逻辑闸长度时，次临界值漏电流会显著增加。Altera在性能要求不高的电路中使用较长的逻辑闸以降低漏电流。对于性能非常关键的电路，Altera使用长度较短的逻辑闸来提高性能。Altera在90nm和65nm Stratix系列组件中采用可变逻辑闸长度晶体管来降低功率耗损之后，在65nm Cyclone III组件中继续采用了该技术。

PowerPlay功率耗损分析和优化技术Altera创新的关键所在是Quartus II合成以及布局布线引擎能够预测功率耗损。PowerPlay技术具备穿透性，可透过简单的编译设置来实现。设计工程师将时序约束简单地设置为设计输入过程的一部分，对设计进行合成以满足性能要求。Altera和第三方工具为每一逻辑自动选择需要的性能，并透过预测布局布线和频率的功率耗损来降低功率耗损。Quartus II软件的自动功率耗损优化功能对设计人员而言都是透明的，

而且还对Cyclone III FPGA架构采取细致的优化措施以降低功率耗损，这些措施包括：

* 重新规划逻辑以降低动态功率耗损，正确的选择逻辑输入，降低高频触发网络的电容。

最终设计以最低的功率耗损满足了设计人员的需求。用户然后可以选择「最小努力」或者「最大努力」优化方法。选择「最大努力」能够最大程度地降低功率耗损，代价是编译时间较长，结果随设计和所选择的努力级别而不同。这一特性的目的是不会降低功率耗损，同时对设计性能的影响最小。

功率耗损与性能优势

Altera在Cyclone III系列中降低了组件的功率耗损和漏电流。尽管65nm组件较大的漏电流问题导致了过大的静态功率耗损，然而Cyclone III FPGA静态功率耗损要比90nm Cyclone II FPGA和其他65nm FPGA静态功率耗损大大降低。

Altera不但降低了组件功率耗损，而且延续了其性能优势。所有Cyclone III系列的关键性能优势—嵌入式内存、I/O、内存接口以及乘法器，和Cyclone II组件相比，不但数量增加，而且逻辑结构性能保持不变。结合多种功率耗损管理方法，从制程创新到设计软件功率耗损优化，Altera Cyclone III可充分发挥65nm制程优势，以最低的功率耗损获得需要的性能。

降低65nm生产风险的措施

Altera在65nm半导体制造制程上的发展策略是充分利用先进的技术和方法，以最低的成本为客户提供性能最好的组件，同时降低客户风险，保证产品尽快上市。Altera在130nm和90nm组件的市场占有率证明，高阶半导体技术存在的风险促进了FPGA架构的市场发展。因此，Altera自从2003年上半年以来，一直稳定开发和测试65nm技术。

为了实现制程优势，同时降低尖端技术的风险，Altera采用的措施包括高阶制程技术、全面65nm测试芯片程序以及降低缺陷密度的成熟系统。在所有产品中采用这些严格的测试和检验流程，可确保产品的质量、可靠性以及可用性。

Altera的晶圆代工合作伙伴台积电是晶圆代工市场的领先者。在专业晶圆代工领域，台积电占据了全球50％以上市占率，年度研究和开发投入超出最相近竞争对手55％。这些投入使台积电在光蚀刻方面保持世界领先。Altera的制程性设计（DFM）技术进一步保证了台积电能够成功交付高阶制程节点的产品。

透过共同努力，最显著的成果是Altera产品的缺陷密度在稳步下降。芯片制程中出现缺陷是不可避免的，在新制程的早期阶段，缺陷密度往往会非常高。双方在可编程逻辑业界的长期合作使得Altera在65nm FPGA能够稳定提高产量。

网状网络（mesh network）如果建置正确，应能大幅增加今日IEEE 802.11网络的涵盖面和容错能力。然而，无线网状网络标准，例如IEEE802.11s和IEEE 802.16f，数年后才会出现。在此同时，虽然有数种专属性方案可供采纳，不过这些方案设定过于复杂而且可能没有解决QoS问题。于是，在目前网状网络技术仍为专属性情况下，除了在校园或企业内部等封死循环境以外的领域，成长将极为有限。

透过共同努力，最显著的成果是Altera产品的缺陷密度在稳步下降。芯片制程中出现缺陷是不可避免的，在新制程的早期阶段，缺陷密度往往会非常高。双方在可编程逻辑业界的长期合作使得Altera在65nm FPGA能够稳定提高产量。

虽然迈向尺寸更小的制程节点实现了摩尔定律预言的密度和性能优势，但也会显著增加功率耗损，有可能出现无法承受的高功率耗损。如果不采取降低功率耗损的措施，静态功率耗损会增大到临界水平。而且，如果不采取一定的功率耗损优化措施，由于逻辑电容增大，以及开关频率的提高，动态功率耗损也会增加。

Altera透过65nm低功率耗损芯片制程优化和Quartus II PowerPlay功率耗损分析和优化技术，不必牺牲性能便能够把Cyclone III FPGA的功率耗损降到最低。此外，配合晶圆代工伙伴，使功率耗损比Cyclone II降低了50％，使Cyclone III组件成为业界功率耗损最低的低成本FPGA。